一種多維相似壓縮電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路設(shè)計(jì)與測試領(lǐng)域，涉及一種多維相似壓縮電路。
【背景技術(shù)】
[0002] 面向數(shù)字邏輯電路對測試壓縮率持續(xù)遞增的需求，本發(fā)明提出一種多維相似性測 試圖形的解壓電路，采用兩個較短的、轉(zhuǎn)換次數(shù)少的種子向量在時間域及空間域的線性解 壓方法，對每個測試切片或每條掃描鏈均生成較長的、相似的測試向量，由此組成的多維相 似性測試圖形應(yīng)用于數(shù)字邏輯電路測試時易于壓縮，可同時壓縮測試通道數(shù)目和掃描輸入 長度。
[0003] 以微處理器 MPU (Micro Processor Unit)和系統(tǒng)級芯片 SoC (System on a Chip) 為代表的數(shù)字邏輯電路中單元數(shù)目持續(xù)增加，導(dǎo)致測試數(shù)據(jù)量不斷遞增。國際半導(dǎo)體技 術(shù)行動藍(lán)圖 ITRS(International Technology Roadmap for Semiconductors)預(yù)測服務(wù) 器類MPU和消費(fèi)類MPU的測試數(shù)據(jù)量將分別從2014年的1984Gb和1526Gb增加到2024 年的25845Gb和15693Gb，消費(fèi)類SoC的測試數(shù)據(jù)量將從2014年的836Gb增加到2024 年的13967Gb，可測性設(shè)計(jì)（Design-for-Test)DFT技術(shù)是減少測試數(shù)據(jù)量的一種有效方 法(Test and Equipment, 2013Edition[R]. International Technology Roadmap for Semiconductors.
[0004] http://www. itrs. net/Links/2013ITRS/2013Chapters/2013Test. pdf)。
[0005] 可測性設(shè)計(jì)技術(shù)一種是確定性測試圖形的壓縮方法，一種是內(nèi)建自測 試BIST(Built-in- self-test)方法。本項(xiàng)目針對常用的掃描設(shè)計(jì)后的數(shù)字邏輯電 路，發(fā)明一種確定性測試圖形的壓縮方法（NB Satyendra, RD Suni 1，and MP Emi 1. On System-on-Chip Testing Using Hybrid Test Vector Compression[J]. IEEE Trans. Instr.&Meas. ,2014,63(11) :2611-2619)。目前常用的測試壓縮方法可分為 基于 Golomb 和 Huffman(I Bayraktaroglu, A Orailoglu. Concurrent Application of Compaction and Compression for Test Time and Data Volume Reduction in Scan Designs[J]· IEEE Trans. Computers, 2003,52 (11):1480-1489)之類編碼的，基 于異或門、D觸發(fā)器的線性解壓方法的（KJ Lee, JJ Chen, CH Huang. Using a Single Input to Support Multiple Scan Chains[C] · Proc.Int' I Conf. Computer-Aided Design(ICCAD98), IEEE CS Press，1998:74-78)和廣播掃描（I Hamzaoglu，JH Patel. Reducing Test Application Time for Full Scan Embedded Cores[C]. 29th Ann. Inti I Symp.Fault-Tolerant Computing(FTCS 99),IEEE Press,1999:260-267) (P Girard. Survey of Low-Power Testing of VLSI Circuits[J]. IEEE Design and Test of Computers, 2002, 19(3) :80-90) 〇
[0006] 目前測試壓縮水平為幾十倍至幾百倍，而ITRS 2013預(yù)測：服務(wù)器類MPU、消費(fèi) 類MPU和消費(fèi)類SoC的測試壓縮率分別需從2014年的389、280和192倍提高到2024 年的 2628、2009 和 1114 倍（Test and Equipment, 2013Edition[R]· International Technology Roadmap for Semiconductors. http://www. itrs. net/Links/2013ITRS/2 013Chapters/2013Test. pdf)，現(xiàn)有方法難以應(yīng)付。宄其原因，大多數(shù)方法囿于測試圖形 中無關(guān)項(xiàng)壓縮，而迄今的研宄成果是基于測試立方中95% -99%為無關(guān)項(xiàng)這一規(guī)律（NA Touba.Survey of Test Vector Compression Techniques[J]. IEEE Design&Test of Computers, 2006, 23 (4) : 294-303)，因此能否突破這一規(guī)律，探索出測試立方中包含乃至更 大程度的相關(guān)關(guān)系，成為解決測試壓縮的關(guān)鍵問題。而且，掃描測試需要更多的外部測試通 道驅(qū)動掃描鏈，掃描輸入和輸出時間長。

【發(fā)明內(nèi)容】

[0007] 本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種多維相似壓縮電路，該 電路能能夠?qū)崿F(xiàn)測試圖形壓縮，并且壓縮率高。
[0008] 為達(dá)到上述目的，本發(fā)明所述的多維相似壓縮電路包括第一轉(zhuǎn)換陣列電路、第二 轉(zhuǎn)換陣列電路、第一種子信號輸入端、第二種子信號輸入端、M個多通路選擇器、M個D觸發(fā) 器、M個異或運(yùn)算電路、多路選擇器控制信號輸入端MUX_sle及時鐘信號輸入端Clock ;
[0009] 所述第二種子信號輸入端的1個輸出端與第二轉(zhuǎn)換陣列電路的1個輸入端相連 接，第二轉(zhuǎn)換陣列電路設(shè)有M個輸出端，第二轉(zhuǎn)換陣列電路的第h個輸出端與第h個多通 路選擇器的第一輸入端相連接，第一個多通路選擇器的第二輸入端與第M個D觸發(fā)器的 輸出端相連接，第f個多通路選擇器的第二輸入端與第f-Ι個D觸發(fā)器的輸出端相連接， 2 < f < M，第h個多通路選擇器的輸出端與第h個D觸發(fā)器的輸入端相連接，I < h < M， 第h個異或運(yùn)算電路的第一輸入端與第h個D觸發(fā)器的輸出端相連接，時鐘信號輸入端分 別與M個D觸發(fā)器的控制端相連接，多路選擇器控制信號輸入端分別與M個多通路選擇器 的控制端相連接，第一種子信號輸入端的m位輸出端與第一轉(zhuǎn)換陣列電路的m位輸入端相 連接，第一轉(zhuǎn)換陣列電路設(shè)有M個輸出端，第一轉(zhuǎn)換陣列電路上的第h個輸出端與第h個異 或運(yùn)算電路的第二輸入端相連接，各異或運(yùn)算電路的輸出端與被測電路相連接。
[0010] 所述被測電路設(shè)有M個掃描鏈，第h個異或運(yùn)算電路的輸出端與被測電路中第h 個掃描鏈相連接。
[0011] 第一轉(zhuǎn)換陣列電路的工作過程為：設(shè)第一轉(zhuǎn)換陣列電路的輸入信號R為：
[0012] R= [r[l]r[2]. . . r[m]]T (I)
[0013] 其中，r[a]為第一轉(zhuǎn)換陣列電路的第a位輸入端輸入的信號，I < a < m ;
[0014] 所述第一轉(zhuǎn)換陣列電路的陣列U為：
[0015]
【主權(quán)項(xiàng)】
1. 一種多維相似壓縮電路，其特征在于，包括第一轉(zhuǎn)換陣列電路（2)、第二轉(zhuǎn)換陣列 電路（1)、第一種子信號輸入端、第二種子信號輸入端、M個多通路選擇器巧）、M個D觸發(fā) 器化）、M個異或運(yùn)算電路（4)、多路選擇器控制信號輸入端MUX_sle及時鐘信號輸入端 Clock； 所述第二種子信號輸入端的1個輸出端與第二轉(zhuǎn)換陣列電路（1)的1個輸入端相連 接，第二轉(zhuǎn)換陣列電路（1)設(shè)有M個輸出端，第二轉(zhuǎn)換陣列電路（1)的第h個輸出端與第h 個多通路選擇器巧）的第一輸入端相連接，第一個多通路選擇器巧）的第二輸入端與第M 個D觸發(fā)器化）的輸出端相連接，第f個多通路選擇器巧）的第二輸入端與第f-1個D觸 發(fā)器做的輸出端相連接，2《f《M，第h個多通路選擇器妨的輸出端與第h個D觸發(fā) 器化）的輸入端相連接，1《h《M，第h個異或運(yùn)算電路（4)的第一輸入端與第h個D觸 發(fā)器（6)的輸出端相連接，時鐘信號輸入端分別與M個D觸發(fā)器（6)的控制端相連接，多路 選擇器控制信號輸入端分別與M個多通路選擇器巧）的控制端相連接，第一種子信號輸入 端的m位輸出端與第一轉(zhuǎn)換陣列電路（2)的m位輸入端相連接，第一轉(zhuǎn)換陣列電路（2)設(shè) 有M個輸出端，第一轉(zhuǎn)換陣列電路（2)上的第h個輸出端與第h個異或運(yùn)算電路（4)的第 二輸入端相連接，各異或運(yùn)算電路（4)的輸出端與被測電路（3)相連接。
2. 根據(jù)權(quán)利要求1所述的多維相似壓縮電路，其特征在于，所述被測電路（3)設(shè)有M個 掃描鏈，第h個異或運(yùn)算電路（4)的輸出端與被測電路（3)中第h個掃描鏈相連接。
3. 根據(jù)權(quán)利要求2所述的多維相似壓縮電路，其特征在于，第一轉(zhuǎn)換陣列電路（2)的工 作過程為；設(shè)第一轉(zhuǎn)換陣列電路（2)的輸入信號R為： R= [r[l]r巧]...r虹]]T(1) 其中，r[a]為第一轉(zhuǎn)換陣列電路（2)的第a位輸入端輸入的信號， 所述第一轉(zhuǎn)換陣列電路（2)的陣列U為：
其中第一轉(zhuǎn)換陣列電路（2)的第i+jm個輸出端輸出的信號X[i+jm]為：
其中i及j均為自然數(shù)，且0 <i《m，j小于等于被測電路（3)中掃描鏈的掃描深度，jm《M，Cl、C2、…Cm-及Cm均為本原多項(xiàng)式的系數(shù)，式（1)、式（2)、式（3)及式（4)中的運(yùn) 算屬于二進(jìn)制域模為2的運(yùn)算，式（4)中的"表示異或運(yùn)算。
4.根據(jù)權(quán)利要求2所述的多維相似壓縮電路，其特征在于，第二轉(zhuǎn)換陣列電路（1)的工 作過程為： 當(dāng)多路選擇器控制信號設(shè)置為邏輯值0時，第二轉(zhuǎn)換陣列電路（1)的輸入信號S為： S= [s[l]s巧]...s[l]]T (5) 其中S比]為第二轉(zhuǎn)換陣列電路（1)的第b位輸入端輸入的信號，1《b《1 ; 第二轉(zhuǎn)換陣列電路（1)的陣列V為：
其中，第一轉(zhuǎn)換陣列電路（2)的第n+dl個輸出端輸出的信號Y[n+dl]為：
其中，n及d均為自然數(shù)，且0 <n《1，d小于等于被測電路（3)中掃描鏈的掃描深度，dl《M，Ci、C2、…Ci_i、C巧本原多項(xiàng)式的系數(shù)，式巧）、式（6)、式（7)及式做中的運(yùn)算屬 于二進(jìn)制域模為2的運(yùn)算，式巧）中"表示異或運(yùn)算； 當(dāng)多路選擇器控制信號設(shè)置為邏輯值1時，M個D觸發(fā)器構(gòu)成移位寄存器，每施加一個 時鐘信號移位寄存器移位一次，施加M個時鐘信號的M個D觸發(fā)器產(chǎn)生一個循環(huán)碼的M個 信號。
【專利摘要】本發(fā)明公開了一種多維相似壓縮電路，包括第一轉(zhuǎn)換陣列電路、第二轉(zhuǎn)換陣列電路、第一種子信號輸入端、第二種子信號輸入端、M個多通路選擇器、M個D觸發(fā)器、M個異或運(yùn)算電路、控制信號輸入端及時鐘信號輸入端。本發(fā)明能夠?qū)崿F(xiàn)測試圖形壓縮，并且壓縮率高。
【IPC分類】H03M7-30
【公開號】CN104796154
【申請?zhí)枴緾N201510184197
【發(fā)明人】雷紹充
【申請人】西安交通大學(xué)
【公開日】2015年7月22日
【申請日】2015年4月16日