一種基于相差的三模時(shí)鐘產(chǎn)生電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及硬件電路設(shè)計(jì)領(lǐng)域，具體為一種基于相差的三模時(shí)鐘產(chǎn)生電路。
【背景技術(shù)】
[0002]基于航天可靠性要求，防止單粒子瞬態(tài)(SET)錯(cuò)誤和單粒子翻轉(zhuǎn)(SEU)引起錯(cuò)誤操作，芯片設(shè)計(jì)采用基于時(shí)鐘相差三模冗余寄存器結(jié)構(gòu)設(shè)計(jì)，但是現(xiàn)有的基于相差的三模時(shí)鐘產(chǎn)生電路都存在如下的問題，無法根據(jù)對抗輻照要求不同的應(yīng)用環(huán)境，對時(shí)鐘相差值進(jìn)行配置，使系統(tǒng)應(yīng)用范圍較窄；時(shí)鐘產(chǎn)生電路中可能存在SET或SEU的單點(diǎn)故障，當(dāng)發(fā)生單點(diǎn)故障時(shí)，三模時(shí)鐘會(huì)發(fā)生錯(cuò)誤，將直接導(dǎo)致系統(tǒng)運(yùn)行錯(cuò)誤。從而導(dǎo)致現(xiàn)有技術(shù)中的三模時(shí)鐘產(chǎn)生電路的可靠性差，通用性較弱。

【發(fā)明內(nèi)容】

[0003]針對現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種能夠配置產(chǎn)生不同相差的三模時(shí)鐘，且當(dāng)發(fā)生SET和SEU單點(diǎn)故障時(shí)，可有效對單點(diǎn)故障進(jìn)行容錯(cuò)的基于相差的三模時(shí)鐘產(chǎn)生電路。
[0004]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn):
[0005]一種基于相差的三模時(shí)鐘產(chǎn)生電路，包括輸入端分別連接時(shí)鐘elk的三路時(shí)鐘選擇電路，三路時(shí)鐘選擇電路分別輸出不同相位的三模時(shí)鐘clkl、clk2和clk3，其中clk2和clkl的相位差與clk3和clk2的相位差相同；
[0006]時(shí)鐘選擇電路包括選擇器，時(shí)鐘產(chǎn)生邏輯電路和容錯(cuò)電路；選擇器的選擇端連接相差選擇信號delaysel，容錯(cuò)電路的輸入端連接時(shí)鐘產(chǎn)生控制信號ctrl，時(shí)鐘產(chǎn)生邏輯電路的輸入端分別連接選擇器的輸出端和容錯(cuò)電路的輸出端，時(shí)鐘產(chǎn)生邏輯電路的輸出端輸出對應(yīng)的一路三模時(shí)鐘；
[0007]第一路時(shí)鐘選擇電路中的選擇器muxl的低電平輸入端和高電平輸入端均連接時(shí)鐘 elk ；
[0008]第二路時(shí)鐘選擇電路中的選擇器mux2的低電平輸入端通過延時(shí)單元DO連接時(shí)鐘elk，高電平輸入端通過延時(shí)單元Dl連接時(shí)鐘elk ；
[0009]第三路時(shí)鐘選擇電路中的選擇器mux3的低電平輸入端通過串聯(lián)的延時(shí)單元D2和延時(shí)單元D3連接時(shí)鐘elk，高電平輸入端通過串聯(lián)的延時(shí)單元D4和延時(shí)單元D5連接時(shí)鐘
clko
[0010]優(yōu)選的，延時(shí)單元D0、D2和D3的延時(shí)長度相等，延時(shí)單元D1、D4和D5的延時(shí)長度相等。
[0011]優(yōu)選的，容錯(cuò)電路包括延時(shí)單元和與/或門；與/或門的一個(gè)輸入端連接時(shí)鐘產(chǎn)生控制信號Ctrl，另一個(gè)輸入端經(jīng)延時(shí)單元連接時(shí)鐘產(chǎn)生控制信號Ctrl，與/或門的輸出端輸出對應(yīng)的容錯(cuò)處理信號。
[0012]進(jìn)一步，當(dāng)時(shí)鐘產(chǎn)生控制信號Ctrl為低電平有效時(shí)，容錯(cuò)電路包括延時(shí)單元和或門，或門的輸出端輸出低電平容錯(cuò)處理信號ctrl_low。
[0013]進(jìn)一步，當(dāng)時(shí)鐘產(chǎn)生控制信號Ctrl為對于高電平有效時(shí)，容錯(cuò)電路包括延時(shí)單元和與門，與門的輸出端輸出高電平容錯(cuò)處理信號ctrl_high。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果:
[0014]本發(fā)明基于相差的三模時(shí)鐘產(chǎn)生電路，通過相差選擇信號delaysel對時(shí)鐘相差值進(jìn)行配置能夠適用于不同的應(yīng)用環(huán)境，同時(shí)通過三路時(shí)鐘選擇電路的設(shè)置能夠有效防止產(chǎn)生的基于相差的三模時(shí)鐘由于SET和SEU現(xiàn)象引起的系統(tǒng)錯(cuò)誤，當(dāng)三模時(shí)鐘有一個(gè)時(shí)鐘路發(fā)生單點(diǎn)故障時(shí)，對系統(tǒng)無影響，可有效保證系統(tǒng)的正常運(yùn)行，增強(qiáng)芯片抗輻照能力，通用性強(qiáng)。
[0015]進(jìn)一步的，通過對延時(shí)單元延時(shí)長度的控制，能夠滿足三模時(shí)鐘不同相位差的要求。
[0016]進(jìn)一步的，通過容錯(cuò)電路對低電平或高電平進(jìn)行容錯(cuò)處理，當(dāng)Ctrl發(fā)生SET或SEU的單點(diǎn)故障時(shí)，仍然保證三模時(shí)鐘中兩個(gè)時(shí)鐘的正確性，由于使用三模冗余寄存器設(shè)計(jì)，可以保證系統(tǒng)的正常運(yùn)行。
【附圖說明】
[0017]圖1為本發(fā)明實(shí)例中所述的基于相差的三模時(shí)鐘產(chǎn)生電路的電路圖。
[0018]圖2為本發(fā)明實(shí)例中所述的低電平有效時(shí)鐘產(chǎn)生控制信號的容錯(cuò)電路。
[0019]圖3為本發(fā)明實(shí)例中所述的高電平有效時(shí)鐘產(chǎn)生控制信號的容錯(cuò)電路。
【具體實(shí)施方式】
[0020]下面結(jié)合具體的實(shí)施例對本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對本發(fā)明的解釋而不是限定。
[0021]本發(fā)明基于相差的三模時(shí)鐘產(chǎn)生電路，如圖1所示，其輸入時(shí)鐘為clk，輸出三模時(shí)鐘分別為clkl、clk2和clk3，D0-D5為基于相差的延時(shí)單元，根據(jù)相差選擇信號delaysel選擇不同的相差值。當(dāng)delaysel為O時(shí)，clkl和clk2之間相差為DO，clkl和clk2之間相差為D2+D3，其中D2 = D3 = DO ;當(dāng)delaysel為I時(shí)，clkl和clk2之間相差為Dl，clkl和clk2之間相差為D4+D5，其中D4 = D5 = D1。相差的延時(shí)根據(jù)具體應(yīng)用設(shè)置，也可以設(shè)置為O ;delaySel的位數(shù)也可以根據(jù)具體應(yīng)用進(jìn)行增加，以對多種相差進(jìn)行選擇，適用于不同的應(yīng)用環(huán)境。當(dāng)在航天或?qū)馆椪找蟾叩沫h(huán)境下使用時(shí)，選用大的時(shí)鐘相差值，防止SET現(xiàn)象引起系統(tǒng)癱瘓，增強(qiáng)芯片抗輻照能力；當(dāng)在地面或?qū)馆椪找蟮偷沫h(huán)境下使用時(shí)，選用小的時(shí)鐘相差值，有效增加系統(tǒng)的運(yùn)行頻率，提高性能。
[0022]經(jīng)過delaysel作為選擇端的多路選擇器產(chǎn)生的三模時(shí)鐘分別為clkl_t、clk2_t和clk3_t。無論delaysel為O還是1，對于clkl_t都選擇clk，此處clkl_t的產(chǎn)生仍然使用多路選擇器電路，保證clkl_t與clk2_t和clk3_t時(shí)鐘相位的一致性。其中，clkl_t、clk2_t和clk3_t經(jīng)過時(shí)鐘I產(chǎn)生邏輯電路、時(shí)鐘2產(chǎn)生邏輯電路和時(shí)鐘3產(chǎn)生邏輯電路分別產(chǎn)生clkl、clk2和clk3。時(shí)鐘1/2/3產(chǎn)生邏輯的時(shí)鐘產(chǎn)生控制信號ctrl作為單點(diǎn)故障分別經(jīng)容錯(cuò)電路1/2/3容錯(cuò)后再作為時(shí)鐘1/2/3產(chǎn)生邏輯電路的輸入。
[0023]如時(shí)鐘產(chǎn)生控制信號ctrl低有效，容錯(cuò)電路對低電平進(jìn)行容錯(cuò)處理；如時(shí)鐘產(chǎn)生控制信號ctrl高有效，容錯(cuò)電路對高電平進(jìn)行容錯(cuò)處理。當(dāng)ctrl發(fā)生SET或SEU的單點(diǎn)故障時(shí)，仍然保證三模時(shí)鐘中兩個(gè)時(shí)鐘的正確性，由于使用三模冗余寄存器設(shè)計(jì)，能夠保證系統(tǒng)的正常運(yùn)行。
[0024]本發(fā)明中三模時(shí)鐘clkl、clk2和clk3的產(chǎn)生采用三套電路實(shí)現(xiàn)，當(dāng)DO、DU D2、D3、D4、D5、muxl、mux2、mux3、容錯(cuò)電路1/2/3、時(shí)鐘1/2/3產(chǎn)生邏輯電路中某一個(gè)發(fā)生SET或SEU的單點(diǎn)故障時(shí)，仍然保證三模時(shí)鐘中兩個(gè)時(shí)鐘的正確性，由于使用三模冗余寄存器設(shè)計(jì)，可以保證系統(tǒng)的正常運(yùn)行。
[0025]本發(fā)明在運(yùn)行時(shí)，如圖1所示，相差選擇信號delaysel連接選擇器muxl/2/3的選擇端，時(shí)鐘clk連接muxl的O端和I端，連接DO、Dl、D2、D4的輸入。DO的輸出連接mux2的O端，Dl的輸出連接mux2的I端，D2的輸出clkdO連接D3的輸入，D3的輸出連接mux3的O端，D4的輸出clkdl連接D5的輸入，D5的輸出連接mux3的I端。muxl的輸出clkl_t連接時(shí)鐘I產(chǎn)生邏輯的輸入，mux2的輸出clk2_t連接時(shí)鐘2產(chǎn)生邏輯的輸入，mux3的輸出clk3_t連接時(shí)鐘3產(chǎn)生邏輯的輸入。時(shí)鐘產(chǎn)生控制信號ctrl連接容錯(cuò)電路1、容錯(cuò)電路2、容錯(cuò)電路3的輸入，容錯(cuò)電路I輸出容錯(cuò)處理信號ctrl I，容錯(cuò)電路2輸出容錯(cuò)處理信號ctrl2，容錯(cuò)電路3輸出容錯(cuò)處理信號ctrl3。ctrll連接時(shí)鐘I產(chǎn)生邏輯電路的輸入，ctrl2連接時(shí)鐘2產(chǎn)生邏輯的輸入電路，ctrl3連接時(shí)鐘3產(chǎn)生邏輯的輸入電路。時(shí)鐘I產(chǎn)生邏輯電路輸出clkl，時(shí)鐘2產(chǎn)生邏輯電路輸出clk2，時(shí)鐘3產(chǎn)生邏輯電路輸出clk3。
[0026]如圖2所示，對于低電平有效的時(shí)鐘產(chǎn)生控制信號ctrl的容錯(cuò)電路，ctrl連接延時(shí)單元I的輸入，延時(shí)單元I的輸出ctrl_dl連接或門的第一輸入，Ctrl連接或門的第二輸入，或門輸出ctrl_low。
[0027]如圖3所示，對于高電平有效的時(shí)鐘產(chǎn)生控制信號ctrl的容錯(cuò)電路，ctrl連接延時(shí)單元2的輸入，延時(shí)單元2的輸出ctrl_d2連接與門的第一輸入，ctrl連接與門的第二輸入，與門輸出ctrl_high。
[0028]將本發(fā)明應(yīng)用于一款基于時(shí)鐘相差三模冗余寄存器結(jié)構(gòu)設(shè)計(jì)的SoC中，該SoC使用了本發(fā)明中的可靠的基于相差的三模時(shí)鐘產(chǎn)生電路，使SoC抗單粒子效應(yīng)更強(qiáng)，抗單粒子翻轉(zhuǎn)概率< lE-llError/Bit/Day (在90%最壞GEO軌道條件下)，穩(wěn)定可靠，性能高效。
【主權(quán)項(xiàng)】
1.一種基于相差的三模時(shí)鐘產(chǎn)生電路，其特征在于，包括輸入端分別連接時(shí)鐘Clk的三路時(shí)鐘選擇電路，三路時(shí)鐘選擇電路分別輸出不同相位的三模時(shí)鐘clkl、clk2和clk3，其中clk2和clkl的相位差與clk3和clk2的相位差相同； 所述的時(shí)鐘選擇電路包括選擇器，時(shí)鐘產(chǎn)生邏輯電路和容錯(cuò)電路；選擇器的選擇端連接相差選擇信號delaysel，容錯(cuò)電路的輸入端連接時(shí)鐘產(chǎn)生控制信號ctrl，時(shí)鐘產(chǎn)生邏輯電路的輸入端分別連接選擇器的輸出端和容錯(cuò)電路的輸出端，時(shí)鐘產(chǎn)生邏輯電路的輸出端輸出對應(yīng)的一路三模時(shí)鐘； 第一路時(shí)鐘選擇電路中的選擇器muxl的低電平輸入端和高電平輸入端均連接時(shí)鐘elk ； 第二路時(shí)鐘選擇電路中的選擇器mux2的低電平輸入端通過延時(shí)單元DO連接時(shí)鐘elk，高電平輸入端通過延時(shí)單元Dl連接時(shí)鐘elk ； 第三路時(shí)鐘選擇電路中的選擇器mux3的低電平輸入端通過串聯(lián)的延時(shí)單元D2和延時(shí)單元D3連接時(shí)鐘elk，高電平輸入端通過串聯(lián)的延時(shí)單元D4和延時(shí)單元D5連接時(shí)鐘elk。2.根據(jù)權(quán)利要求1所述的一種基于相差的三模時(shí)鐘產(chǎn)生電路，其特征在于，延時(shí)單元D0、D2和D3的延時(shí)長度相等，延時(shí)單元D1、D4和D5的延時(shí)長度相等。3.根據(jù)權(quán)利要求1所述的一種基于相差的三模時(shí)鐘產(chǎn)生電路，其特征在于，所述的容錯(cuò)電路包括延時(shí)單元和與/或門；與/或門的一個(gè)輸入端連接時(shí)鐘產(chǎn)生控制信號ctrl，另一個(gè)輸入端經(jīng)延時(shí)單元連接時(shí)鐘產(chǎn)生控制信號ctrl，與/或門的輸出端輸出對應(yīng)的容錯(cuò)處理信號。4.根據(jù)權(quán)利要求3所述的一種基于相差的三模時(shí)鐘產(chǎn)生電路，其特征在于，當(dāng)時(shí)鐘產(chǎn)生控制信號ctrl為低電平有效時(shí)，容錯(cuò)電路包括延時(shí)單元和或門，或門的輸出端輸出低電平容錯(cuò)處理信號ctrl_low。5.根據(jù)權(quán)利要求3所述的一種基于相差的三模時(shí)鐘產(chǎn)生電路，其特征在于，當(dāng)時(shí)鐘產(chǎn)生控制信號ctrl為對于高電平有效時(shí)，容錯(cuò)電路包括延時(shí)單元和與門，與門的輸出端輸出高電平容錯(cuò)處理信號ctrl_high。
【專利摘要】本發(fā)明一種能夠配置產(chǎn)生不同相差的三模時(shí)鐘，且當(dāng)發(fā)生SET和SEU單點(diǎn)故障時(shí)，可有效對單點(diǎn)故障進(jìn)行容錯(cuò)的基于相差的三模時(shí)鐘產(chǎn)生電路；其包括輸入端分別連接時(shí)鐘clk的三路時(shí)鐘選擇電路，三路時(shí)鐘選擇電路分別輸出不同相位的三模時(shí)鐘clk1、clk2和clk3，其中clk2和clk1的相位差與clk3和clk2的相位差相同；時(shí)鐘選擇電路包括選擇器，時(shí)鐘產(chǎn)生邏輯電路和容錯(cuò)電路；選擇器的選擇端連接相差選擇信號delaysel，容錯(cuò)電路的輸入端連接時(shí)鐘產(chǎn)生控制信號ctrl，時(shí)鐘產(chǎn)生邏輯電路的輸入端分別連接選擇器的輸出端和容錯(cuò)電路的輸出端，時(shí)鐘產(chǎn)生邏輯電路的輸出端輸出對應(yīng)的一路三模時(shí)鐘。
【IPC分類】H03K5/15
【公開號】CN104917498
【申請?zhí)枴緾N201510309684
【發(fā)明人】張麗娜, 趙翠華, 婁冕, 崔媛媛, 張春妹
【申請人】中國航天科技集團(tuán)公司第九研究院第七七一研究所
【公開日】2015年9月16日
【申請日】2015年6月5日