均初始化為"0"。在卷積交織過程中，每當(dāng)卷積交織中的第i支 路在SDRAM中的實(shí)際存取地址達(dá)到M或者M(jìn)的整數(shù)倍時，該上三角寄存器的第i列寄存器 的數(shù)據(jù)向上移位一次，且第i列寄存器中的最上端寄存器的數(shù)據(jù)移位至最下端寄存器中， 如圖5中箭頭方向所示。
[0096] 如圖6所示，偏移地址寄存器組由B-I (例如51)個偏移地址寄存器組成，其中第i 偏移地址寄存器對應(yīng)卷積交織中的第i支路，即第i偏移地址寄存器對應(yīng)于上三角寄存器 的第i列寄存器，所有B-I個偏移地址寄存器的值全部初始化為B-I (例如51)。每當(dāng)完成 一次卷積交織中的第i支路數(shù)據(jù)的操作后，第i偏移地址寄存器的值減1，當(dāng)卷積交織中的 第i支路對應(yīng)的列地址寄存器組的第i列地址寄存器的值為（i-1) XM(M例如240)，且上三 角寄存器組的第i列中的輸出寄存器（該第i列最上端的寄存器）的值為1時，將第i偏 移地址寄存器的值復(fù)位為B-I (例如51)。
[0097] 如圖7所示，列地址寄存器組由B-I (例如51)個列地址寄存器組成，其中第i列 地址寄存器對應(yīng)卷積交織中的第i支路，即第i列地址寄存器對應(yīng)第i偏移地址寄存器以 及上三角寄存器的第i列寄存器，所述列地址寄存器組中第i列地址寄存器的值初始化為 i-1，例如，第2列地址寄存器的值初始化為1，第3列地址寄存器的值初始化為2,依此類 推，第B(例如51)列地址寄存器的值初始化為B-I (例如51)。每當(dāng)完成一次卷積交織中 的第i支路數(shù)據(jù)的操作后，將第i列地址寄存器的值和第i偏移地址寄存器的值相加，并將 相加后的數(shù)值更新到第i列地址寄存器中，進(jìn)而將更新后的第i列地址寄存器的值作為第 i支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址。例如，每當(dāng)完成一次第2支路數(shù)據(jù)的操作后，將 第2列地址寄存器的值和第2偏移地址寄存器的值相加，并將相加后的數(shù)值更新到第2列 地址寄存器中，進(jìn)而將更新后的第2列地址寄存器的值作為第2支路的數(shù)據(jù)在SDRAM中的 實(shí)際存取地址，每當(dāng)完成一次第3支路數(shù)據(jù)的操作后，將第3列地址寄存器的值和第3偏移 地址寄存器的值相加，并將相加后的數(shù)值更新到第3列地址寄存器中，進(jìn)而將更新后的第3 列地址寄存器的值作為第3支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址，依此類推，每當(dāng)完成一 次第B支路數(shù)據(jù)的操作后，將第B列地址寄存器的值和第B偏移地址寄存器的值相加，并將 相加后的數(shù)值更新到第B列地址寄存器中，進(jìn)而將更新后的第B列地址寄存器的值作為第 B支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址。
[0098] 本發(fā)明實(shí)施例提供了一種卷積交織器，如圖8所示，其包括，選擇器S、輸入緩存 cachel、存取地址生成器addr、輸出緩存cache2、SDRAM控制器driver和SDRAM。
[0099] 其中，選擇器S與輸入緩存cache 1和輸出緩存cache2連接，用于將卷積交織的第 1支路的數(shù)據(jù)發(fā)送給輸出緩存cache2,將卷積交織的第2支路到第B支路的數(shù)據(jù)發(fā)送給輸 入緩存cache 1。
[0100] 輸入緩存cachel還與SDRAM控制器driver連接，用于將卷積交織的第2支路到 第B支路的數(shù)據(jù)發(fā)送給SDRAM控制器driver。
[0101] 存取地址生成器addr還與輸出緩存cache2,用于將卷積交織的每一個支路在 SDRAM中的地址偏移初始化為B-I ;在進(jìn)行卷積交織時，將所述卷積交織的每一個支路的初 始化地址加上該支路的當(dāng)前地址偏移，作為該支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址，進(jìn) 而將每一個支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址發(fā)送給SDRAM控制器driver，從SDRAM 控制器driver接收數(shù)據(jù)并發(fā)送給輸出緩存cache2,其中，當(dāng)所述卷積交織中的第i支路在 SDRAM中的地址偏移等于（i-1) XM時，將該第i支路的地址偏移復(fù)位為B-I。
[0102] SDRAM控制器driver，用于從輸入緩存cachel接收各個支路數(shù)據(jù)，從存取地址生 成器addr接收卷積交織中各個支路的實(shí)際存取地址，進(jìn)而產(chǎn)生SDRAM的操作地址，依據(jù)所 述操作地址將SDRAM中的數(shù)據(jù)從SDRAM中讀出，然后將從輸入緩存cachel所接收的數(shù)據(jù)存 儲到SDRAM中。
[0103] SDRAM，與SDRAM控制器driver連接，用于存儲卷積交織數(shù)據(jù)的各個支路數(shù)據(jù)。
[0104] 輸出緩存cache2,用于從選擇器S接收卷積交織的第1支路的數(shù)據(jù)，以及從存取地 址生成器addr獲取卷積交織的第2支路到第B支路的數(shù)據(jù)，并將所獲得的數(shù)據(jù)進(jìn)行輸出。 其中，B為所述卷積交織的總支路數(shù)，i為大于等于2且小于等于B的正整數(shù)，M為所述卷積 交織的交織深度。
[0105] 其中，存取地址生成器addr中包含一上三角寄存器組、一偏移地址寄存器組和一 列地址寄存器組，卷積交織的每一個支路在SDRAM中的初始化地址和地址偏移由所述上三 角寄存器組、偏移地址寄存器組和列地址寄存器組確定。
[0106] 如圖5所示，上三角寄存器組包括B-I行和B-I列寄存器，其中第i列寄存器對應(yīng) 于所述卷積交織中的第i支路，第1行寄存器為輸出寄存器，其中第一行寄存器和主對角線 上的寄存器均初始化為" 1"，其余寄存器均初始化為"0"。在卷積交織過程中，每當(dāng)卷積交 織中的第i支路在SDRAM中的實(shí)際存取地址達(dá)到（i-1) XM時，所述上三角寄存器的第i列 寄存器的數(shù)據(jù)向上移位一次，且第i列寄存器中的最上端寄存器的數(shù)據(jù)移位至最下端寄存 器中。
[0107] 如圖6所示，偏移地址寄存器組由B-I個偏移地址寄存器組成，其中第i偏移地址 寄存器對應(yīng)卷積交織中的第i支路，所有B-I個偏移地址寄存器的值全部初始化為B-I。每 當(dāng)完成一次卷積交織中的第i支路數(shù)據(jù)的操作后，第i偏移地址寄存器的值減1，當(dāng)卷積交 織中的第i支路對應(yīng)的列地址寄存器組的第i列地址寄存器的值為（i-1) XM，且所述上三 角寄存器組的第i列中的輸出寄存器的值為1時，將第i偏移地址寄存器的值復(fù)位為B-I ;
[0108] 如圖7所示，列地址寄存器組由B-I個列地址寄存器組成，其中第i列地址寄存器 對應(yīng)卷積交織中的第i支路，所述列地址寄存器組中第i列地址寄存器的值初始化為i-1。 每當(dāng)完成一次卷積交織中的第i支路數(shù)據(jù)的操作后，將第i列地址寄存器的值和第i偏移 地址寄存器的值相加，并將相加后的數(shù)值更新到第i列地址寄存器中，進(jìn)而將更新后的第i 列地址寄存器的值作為第i支路的數(shù)據(jù)在SDRAM中的實(shí)際存取地址。
[0109] 為配合本發(fā)明的卷積交織器中各個模塊的工作，卷積交織器中還具有其它相關(guān)電 路結(jié)構(gòu)，圖9為本發(fā)明所提供的矯治器電路結(jié)構(gòu)示意圖。卷積交織器除了具有如上所述的 選擇器S、輸入緩存cachel、存取地址生成器addr、輸出緩存cache2和SDRAM以外，還具有 第一計(jì)數(shù)器CNT51、第二計(jì)數(shù)器CNT52、第一地址產(chǎn)生器GenU第二地址產(chǎn)生器Gen2和控制 器 Ctrl。
[0110] 其中，第一計(jì)數(shù)器CNT51連接第一地址產(chǎn)生器Genl，第一計(jì)數(shù)器CNT51的計(jì)數(shù)范圍 為0~50 (共51個），用于對發(fā)送到輸入緩存cachel的數(shù)據(jù)進(jìn)行計(jì)數(shù)。
[0111] 第一地址產(chǎn)生器Genl還分別連接輸入緩存cachel的addra端以及控制器Ctrl 和選擇器S，用于向輸入緩存cachel發(fā)出寫入輸入緩存cachel的第2支路到第B支路數(shù)據(jù) 的寫地址，向控制器Ctrl和選擇器S發(fā)出控制信號thro。
[0112] 選擇器S在控制信號thro的觸發(fā)下將卷積交織的第1支路的數(shù)據(jù)直接發(fā)送給輸 出緩存cache2,將卷積交織的第2支路到第B支路的數(shù)據(jù)發(fā)送給輸入緩存cachel。
[0113] 從選擇器S發(fā)送到輸入緩存cachel的數(shù)據(jù)，寫入第一地址產(chǎn)生器Genl所產(chǎn)生的 輸入緩存寫地址中。
[0114] 第二計(jì)數(shù)器CNT52連接第二地址產(chǎn)生器Gen2,第二計(jì)數(shù)器CNT52的計(jì)數(shù)范圍為 1~51 (共51個），用于對發(fā)送到輸出緩存cache2的數(shù)據(jù)進(jìn)行計(jì)數(shù)。
[0115] 第二地址產(chǎn)生器Gen2還分別連接輸出緩存cache2和控制器Ctrl，以控制路輸入 信號中第一路直通信號在輸出緩存cache2中的存儲和輸出緩存cache2的輸出，并向控制 器Ctrl發(fā)送輸入信號中第一路直通信號在輸出緩存cache2中的存儲的寫使能信號。
[0116] 控制器Ctrl還連接輸出緩存cache2的wea端，用于在第一地址產(chǎn)生器Genl發(fā)出 的控制信號thro和第二地址產(chǎn)生器Gen2發(fā)出的讀地址信號的控制下向輸出緩存cache2 發(fā)送讀指令信號。
[0117] 存取地址生成器addr連接輸出緩存cache2的web端、addrb端和dinb端，只用 于控制SDRAM輸出的數(shù)據(jù)存儲到輸出緩存cache2。
[0118] 以B = 52, M = 240為例，圖9所示實(shí)施例的工作過程如下。
[0119] 數(shù)據(jù)輸入：進(jìn)行卷積交織的輸入數(shù)據(jù)按幀結(jié)構(gòu)一幀一幀的輸入到圖9所示的卷積 交織器的選擇器S，通過選擇器S將幀數(shù)據(jù)選擇性地發(fā)送給輸入緩存cachel和輸出緩存 cache2,具體地，是從每一數(shù)據(jù)幀的第1支路數(shù)據(jù)開始循環(huán)計(jì)數(shù)0~51，其中，第1支路數(shù) 據(jù)（計(jì)數(shù)為〇)由選擇器S直接送入輸出緩存cache2,第2~52支路（計(jì)數(shù)為1~51)由 選擇器S送入輸入緩存cachel，如此便完成一幀3744個數(shù)據(jù)（共計(jì)52個支路，每個支路為 72個數(shù)據(jù)）輸入卷積交織器的操作。
[0120] SDRAM數(shù)據(jù)的寫入和讀?。捍嫒〉刂飞善鱝ddr產(chǎn)生卷積交織中各個支路的實(shí)際 存取地址，將輸入緩存cachel的各個支路數(shù)據(jù)讀取到SDRAM控制器driver中，SDRAM控