應(yīng)用于全數(shù)字pll的低功耗相位累加器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電子電路領(lǐng)域，尤其是應(yīng)用于全數(shù)字PLL的低功耗相位累加器。
【背景技術(shù)】
[0002]全數(shù)字PLL (ADPLL)隨著芯片工藝尺寸的降低，以其面積和功耗的優(yōu)勢(shì)，逐步有取代傳統(tǒng)PLL的趨勢(shì)。其中，相位累加器用于判斷參考時(shí)鐘和輸出高頻時(shí)鐘之間的頻率倍數(shù)關(guān)系(整數(shù)部分)，因?yàn)橄辔焕奂悠餍枰?jì)數(shù)在參考時(shí)鐘周期內(nèi)高頻輸出時(shí)鐘翻轉(zhuǎn)的次數(shù)，所以其工作的功耗會(huì)很高，成為限制系統(tǒng)性能的一個(gè)關(guān)鍵因素。
[0003]圖1為常用的相位累加器電路結(jié)構(gòu)，即對(duì)DC0_CLK做計(jì)數(shù)累加，CKR時(shí)鐘去采樣，兩次采樣的差值就是一個(gè)CKR時(shí)鐘周期內(nèi)DC0_CLK的翻轉(zhuǎn)周期數(shù)。DC0_CLK的頻率會(huì)很高，如藍(lán)牙/wifi應(yīng)用，可能在2.5G，工作在此頻率上的加法器，其功耗相當(dāng)大，并且考慮多bit，可能加法器延時(shí)都超過了 2.5GHZ的周期，不能夠保證完成正確的加法計(jì)數(shù)。實(shí)際的應(yīng)用可能會(huì)在該結(jié)構(gòu)上做一些改動(dòng)，將該加法器分成兩級(jí)，比如講一個(gè)Sbit加法器，分成一個(gè)2bit和一個(gè)6bit，6bit加法器的工作頻率為DC0_CLK的1/4，盡管如此，該結(jié)構(gòu)的功耗還是很大。
[0004]圖2是另一種結(jié)構(gòu)的相位累加器電路，該相位累加器由一級(jí)級(jí)異步計(jì)數(shù)器和最后幾級(jí)加法器構(gòu)成，具體高位多少級(jí)異步計(jì)數(shù)器和低位多少級(jí)同步加法器，取決于設(shè)計(jì)工藝和DC0_CLK的頻率。一般該結(jié)構(gòu)，前面幾級(jí)工作頻率高，但僅僅只是異步技術(shù)，功耗可以接受，后面幾級(jí)的同步加法器工作頻率已經(jīng)很低，實(shí)現(xiàn)電路和功耗也都比較好。但有一個(gè)問題是，前面幾級(jí)的輸出結(jié)果因?yàn)橹鸺?jí)異步的關(guān)系，會(huì)和低位加法器的輸出有個(gè)延時(shí)差，第一級(jí)異步計(jì)數(shù)器的時(shí)差最多，為了后面的CKR采樣能夠準(zhǔn)確的采樣到相位累加器輸出，一般需要將前面幾級(jí)異步計(jì)數(shù)器的輸出作延時(shí)，其中第一級(jí)輸出延時(shí)最多，但第一級(jí)輸出頻率也很高，如藍(lán)牙中，DC0_CLK 2.4，第一級(jí)輸出還是有1.2G, 1.2G信號(hào)經(jīng)過多級(jí)延時(shí)(一級(jí)異步計(jì)數(shù)器延時(shí)可能有200ps，一般可能會(huì)有4到6級(jí))，功耗也會(huì)很大；第二級(jí)輸出0.6GHZ，也要經(jīng)過幾級(jí)延時(shí)。所以該結(jié)構(gòu)相位累加器電路，盡管功耗降低了一些，但由于需要這些延時(shí)單元，功耗還是很難做到極致。

【發(fā)明內(nèi)容】

[0005]為了解決上述技術(shù)問題，本發(fā)明的目的是:提供一種克服異步計(jì)數(shù)器不同步問題的應(yīng)用于全數(shù)字PLL的低功耗相位累加器。
[0006]本發(fā)明所采用的技術(shù)方案是:應(yīng)用于全數(shù)字PLL的低功耗相位累加器，包括有異步計(jì)數(shù)器、同步計(jì)數(shù)器、延時(shí)采集模塊和同步輸出模塊，所述異步計(jì)數(shù)器的輸出端連接至同步計(jì)數(shù)器的輸入端，所述延時(shí)采集模塊用于采集異步計(jì)數(shù)器和同步計(jì)數(shù)器的信號(hào)，所述同步輸出模塊用于將延時(shí)采集模塊采集到的信號(hào)同步輸出。
[0007]進(jìn)一步，所述異步計(jì)數(shù)器為N級(jí)異步計(jì)數(shù)器，所述同步計(jì)數(shù)器為M級(jí)同步計(jì)數(shù)器，所述N和M的值至少為I。
[0008]進(jìn)一步，所述延時(shí)采集模塊包括有N+M個(gè)采集單元以及串聯(lián)的N+M-1個(gè)延時(shí)單元，所述N+M個(gè)采集單元依次采集N級(jí)異步計(jì)數(shù)器和M級(jí)同步計(jì)數(shù)器的輸出信號(hào)；所述N+M個(gè)采集單元中第一個(gè)采集單元的脈沖輸入端通過采樣信號(hào)觸發(fā)，所述采樣信號(hào)通過串聯(lián)的N+M-1個(gè)延時(shí)單元產(chǎn)生N+M-1個(gè)延時(shí)采樣信號(hào)并依次輸入至對(duì)應(yīng)的N+M-1個(gè)采集單元的脈沖輸入端。
[0009]進(jìn)一步，所述同步輸出模塊包括有同步延時(shí)單元和N+M個(gè)輸出單元，所述采樣信號(hào)通過同步延時(shí)單元產(chǎn)生同步延時(shí)信號(hào)，所述同步延時(shí)信號(hào)分別輸入至N+M個(gè)輸出單元的脈沖輸入端，所述N+M個(gè)輸出單元依次讀取對(duì)應(yīng)的N+M個(gè)采集單元的輸出信號(hào)。
[0010]進(jìn)一步，所述同步延時(shí)單元為反相器或延時(shí)電路。
[0011]進(jìn)一步，所述異步計(jì)數(shù)器、同步計(jì)數(shù)器、N+M個(gè)采集單元和N+M個(gè)輸出單元中均采用D觸發(fā)器。
[0012]本發(fā)明的有益效果是:本發(fā)明利用異步計(jì)數(shù)器和同步計(jì)數(shù)器實(shí)現(xiàn)相位累加計(jì)數(shù)功能，降低了延時(shí)功耗；并且采用采樣信號(hào)分別延時(shí)來采樣不同級(jí)異步、同步計(jì)數(shù)器的輸出，進(jìn)一步降低功耗，并利用同步延時(shí)信號(hào)再次采樣，從而實(shí)現(xiàn)同步輸出。
【附圖說明】
[0013]圖1為常用的相位累加器電路原理圖；
圖2為現(xiàn)有技術(shù)中異步計(jì)數(shù)器與同步計(jì)數(shù)器結(jié)合的相位累加器電路原理圖；
圖3為圖2的具體電路實(shí)現(xiàn)圖；
圖4為本發(fā)明電路結(jié)構(gòu)框圖；
圖5為本發(fā)明電路結(jié)構(gòu)原理圖；
圖6為本發(fā)明電路一具體實(shí)施例。
【具體實(shí)施方式】
[0014]下面結(jié)合附圖對(duì)本發(fā)明的【具體實(shí)施方式】作進(jìn)一步說明:
參照?qǐng)D4，應(yīng)用于全數(shù)字PLL的低功耗相位累加器，包括有異步計(jì)數(shù)器、同步計(jì)數(shù)器、延時(shí)采集模塊和同步輸出模塊，所述異步計(jì)數(shù)器的輸出端連接至同步計(jì)數(shù)器的輸入端，所述延時(shí)采集模塊用于采集異步計(jì)數(shù)器和同步計(jì)數(shù)器的信號(hào)，所述同步輸出模塊用于將延時(shí)采集模塊采集到的信號(hào)同步輸出。
[0015]參照?qǐng)D5，進(jìn)一步作為優(yōu)選的實(shí)施方式，所述異步計(jì)數(shù)器為N級(jí)異步計(jì)數(shù)器，所述同步計(jì)數(shù)器為M級(jí)同步計(jì)數(shù)器，所述N和M的值至少為I。
[0016]參照?qǐng)D6，進(jìn)一步作為優(yōu)選的實(shí)施方式，所述延時(shí)采集模塊包括有N+M個(gè)采集單元以及串聯(lián)的N+M-1個(gè)延時(shí)單元，所述N+M個(gè)采集單元依次采集N級(jí)異步計(jì)數(shù)器和M級(jí)同步計(jì)數(shù)器的輸出信號(hào)；所述N+M個(gè)采集單元中第一個(gè)采集單元的脈沖輸入端通過采樣信號(hào)觸發(fā)，所述采樣信號(hào)通過串聯(lián)的N+M-1個(gè)延時(shí)單元產(chǎn)生N+M-1個(gè)延時(shí)采樣信號(hào)并依次輸入至對(duì)應(yīng)的N+M-1個(gè)采集單元的脈沖輸入端。
[0017]因此采樣信號(hào)以及采樣信號(hào)通過串聯(lián)的N+M-1個(gè)延時(shí)單元分別產(chǎn)生的N+M-1個(gè)延時(shí)采樣信號(hào)觸發(fā)對(duì)應(yīng)的N+M個(gè)采集單元對(duì)異步計(jì)數(shù)器和同步計(jì)數(shù)器的信號(hào)采集。
[0018]參照?qǐng)D6，進(jìn)一步作為優(yōu)選的實(shí)施方式，所述同步輸出模塊包括有同步延時(shí)單元和N+M個(gè)輸出單元，所述采樣信號(hào)通過同步延時(shí)單元產(chǎn)生同步延時(shí)信號(hào)，所述同步延時(shí)信號(hào)分別輸入至N+M個(gè)輸出單元的脈沖輸入端，所述N+M個(gè)輸出單元依次讀取對(duì)應(yīng)的N+M個(gè)采集單元的輸出信號(hào)。
[0019]進(jìn)一步作為優(yōu)選的實(shí)施方式，所述同步延時(shí)單元為反相器或延時(shí)電路。
[0020]參照?qǐng)D6，進(jìn)一步作為優(yōu)選的實(shí)施方式，所述異步計(jì)數(shù)器、同步計(jì)數(shù)器、N+M個(gè)采集單元和N+M個(gè)輸出單元中均采用D觸發(fā)器。
[0021]以下參照本發(fā)明的圖5、圖6和現(xiàn)有技術(shù)的圖3作為詳細(xì)說明:
本發(fā)明提出了一種新結(jié)構(gòu)的相位累加器電路，同圖3的基本結(jié)構(gòu)一致，但最后采樣不是將異步計(jì)數(shù)器的輸出做逐級(jí)延時(shí)，而是將采樣信號(hào)CKR做逐級(jí)延時(shí)，在不同時(shí)刻采樣不同級(jí)異步計(jì)數(shù)器和加法器的輸出，并且再用同步延時(shí)信號(hào)CKR_B (CKR_B可以是CKR的反相信號(hào)或者CKR經(jīng)過一個(gè)足夠的延時(shí))對(duì)前面的采樣結(jié)果再作一次采樣使最后輸出同步，從而省掉了異步計(jì)數(shù)器高頻輸出經(jīng)過延時(shí)單元的功耗，實(shí)現(xiàn)了相位累加器電路功耗的降低。
[0022]以圖5原理路為例，前面2級(jí)是異步計(jì)數(shù)器，第一級(jí)對(duì)DC0_CLK (若輸入信號(hào)為藍(lán)牙應(yīng)用則對(duì)應(yīng)2.4GHZ)計(jì)數(shù)翻轉(zhuǎn)，輸出1.2G，第二級(jí)對(duì)第一級(jí)的輸出計(jì)數(shù)翻轉(zhuǎn)，輸出600M信號(hào)。后面假設(shè)CKR是26MHZ，則2.4G相比于26M，最大計(jì)數(shù)93，所以K=6，即加法計(jì)數(shù)器輸出一共7bit，最大輸出128。后面5bit是同步加法器，工作頻率在600MHZ。
[0023]實(shí)際工作電路，設(shè)計(jì)也可以前面是4級(jí)(甚至6級(jí)都可以，此處僅以2級(jí)作為說明)，這樣子后面3位加法器工作在150MHZ。以2級(jí)異步計(jì)數(shù)說明，Q〈l>的輸出會(huì)比Q〈0>晚一個(gè)D觸發(fā)器的傳輸時(shí)間，Q<K:2>的輸出會(huì)比Q〈l>晚一個(gè)同步加法器的響應(yīng)時(shí)間；所以按照本文的方法，CKR上升沿直接取采樣Q〈0>，CKR延時(shí)一個(gè)DFF傳輸延時(shí)再去采樣Q<1>,同時(shí)CKR延時(shí)一個(gè)D觸發(fā)器傳輸延時(shí)和同步計(jì)數(shù)器響應(yīng)時(shí)間后再去采樣Q〈K:2>，得到PHQ〈K:0>信號(hào)，最后利用CKR_B信號(hào)去采樣PHQ〈K:0>得到同步輸出的PHQF〈K:0>信號(hào)，最后的輸出完全同步，避免了因?yàn)楫惒接?jì)數(shù)器導(dǎo)致的不同步問題，同時(shí)又避免了異步計(jì)數(shù)器高頻輸出直接經(jīng)過延時(shí)單元導(dǎo)致的功耗問題。
[0024]參照?qǐng)D6，此處前面3級(jí)異步計(jì)數(shù)，后面I級(jí)同步加法器實(shí)現(xiàn)；4個(gè)采集單元分別采樣脈沖CKR和經(jīng)過延時(shí)的采樣脈沖CKRD〈3:1>控制；而同步輸出模塊則通過CKRB信號(hào)控制，CKRB信號(hào)為采樣脈沖CKR通過反相或者經(jīng)過一個(gè)足夠的延時(shí)產(chǎn)生。
[0025]以上是對(duì)本發(fā)明的較佳實(shí)施進(jìn)行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實(shí)施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可以作出種種的等同變換或替換，這些等同的變形或替換均包含在本申請(qǐng)權(quán)利要求所限定的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:包括有異步計(jì)數(shù)器、同步計(jì)數(shù)器、延時(shí)采集模塊和同步輸出模塊，所述異步計(jì)數(shù)器的輸出端連接至同步計(jì)數(shù)器的輸入端，所述延時(shí)采集模塊用于采集異步計(jì)數(shù)器和同步計(jì)數(shù)器的信號(hào)，所述同步輸出模塊用于將延時(shí)采集模塊采集到的信號(hào)同步輸出。2.根據(jù)權(quán)利要求1所述的應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:所述異步計(jì)數(shù)器為N級(jí)異步計(jì)數(shù)器，所述同步計(jì)數(shù)器為M級(jí)同步計(jì)數(shù)器，所述N和M的值至少為13.根據(jù)權(quán)利要求2所述的應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:所述延時(shí)采集模塊包括有N+M個(gè)采集單元以及串聯(lián)的N+M-1個(gè)延時(shí)單元，所述N+M個(gè)采集單元依次采集N級(jí)異步計(jì)數(shù)器和M級(jí)同步計(jì)數(shù)器的輸出信號(hào)；所述N+M個(gè)采集單元中第一個(gè)采集單元的脈沖輸入端通過采樣信號(hào)觸發(fā)，所述采樣信號(hào)通過串聯(lián)的N+M-1個(gè)延時(shí)單元產(chǎn)生N+M-1個(gè)延時(shí)采樣信號(hào)并依次輸入至對(duì)應(yīng)的N+M-1個(gè)采集單元的脈沖輸入端。4.根據(jù)權(quán)利要求3所述的應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:所述同步輸出模塊包括有同步延時(shí)單元和N+M個(gè)輸出單元，所述采樣信號(hào)通過同步延時(shí)單元產(chǎn)生同步延時(shí)信號(hào)，所述同步延時(shí)信號(hào)分別輸入至N+M個(gè)輸出單元的脈沖輸入端，所述N+M個(gè)輸出單元依次讀取對(duì)應(yīng)的N+M個(gè)采集單元的輸出信號(hào)。5.根據(jù)權(quán)利要求4所述的應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:所述同步延時(shí)單元為反相器或延時(shí)電路。6.根據(jù)權(quán)利要求4所述的應(yīng)用于全數(shù)字PLL的低功耗相位累加器，其特征在于:所述異步計(jì)數(shù)器、同步計(jì)數(shù)器、N+M個(gè)采集單元和N+M個(gè)輸出單元中均采用D觸發(fā)器。
【專利摘要】本發(fā)明公開了應(yīng)用于全數(shù)字PLL的低功耗相位累加器，包括有異步計(jì)數(shù)器、同步計(jì)數(shù)器、延時(shí)采集模塊和同步輸出模塊，所述異步計(jì)數(shù)器的輸出端連接至同步計(jì)數(shù)器的輸入端，所述延時(shí)采集模塊用于采集異步計(jì)數(shù)器和同步計(jì)數(shù)器的信號(hào)，所述同步輸出模塊用于將延時(shí)采集模塊采集到的信號(hào)同步輸出。本發(fā)明利用異步計(jì)數(shù)器和同步計(jì)數(shù)器實(shí)現(xiàn)相位累加計(jì)數(shù)功能，降低了延時(shí)功耗；并且采用采樣信號(hào)分別延時(shí)來采樣不同級(jí)異步、同步計(jì)數(shù)器的輸出，進(jìn)一步降低功耗，并利用同步延時(shí)信號(hào)再次采樣，從而實(shí)現(xiàn)同步輸出。本發(fā)明作為應(yīng)用于全數(shù)字PLL的低功耗相位累加器可廣泛應(yīng)用于電子電路領(lǐng)域。
【IPC分類】H03L7/08
【公開號(hào)】CN105071798
【申請(qǐng)?zhí)枴緾N201510511188
【發(fā)明人】潘少輝, 胡勝發(fā)
【申請(qǐng)人】安凱(廣州)微電子技術(shù)有限公司
【公開日】2015年11月18日
【申請(qǐng)日】2015年8月19日