一種高精度信號(hào)實(shí)時(shí)濾波器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及數(shù)據(jù)采集與處理領(lǐng)域，具體的是一種高精度信號(hào)實(shí)時(shí)濾波器。
【背景技術(shù)】
[0002]復(fù)雜環(huán)境下的旋轉(zhuǎn)設(shè)備的微小信號(hào)采集，具有強(qiáng)烈的電磁干擾和機(jī)械振動(dòng)電信號(hào)干擾。濾波電路則用來提高信號(hào)的精度，它用于允許一定頻率范圍內(nèi)的信號(hào)成分通過，而抑制其他頻率成分的應(yīng)用?，F(xiàn)有濾波電路大多結(jié)構(gòu)復(fù)雜，功能復(fù)雜，精度不高，不具有實(shí)時(shí)處理信號(hào)的功能，而在旋轉(zhuǎn)設(shè)備現(xiàn)場采集與處理的應(yīng)用場合，要求濾波器具有高的精度，通帶無衰減，過渡帶盡量陡峭，阻帶衰減大，并同時(shí)具有實(shí)時(shí)的功能。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的目的是在現(xiàn)有技術(shù)的基礎(chǔ)上，提出一種高精度信號(hào)實(shí)時(shí)濾波器，通過模擬濾波、數(shù)字濾波兩種方式的結(jié)合將需要帶寬外的所有信號(hào)除去，從而提高了測量精度。
[0004]為了實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
一種高精度信號(hào)實(shí)時(shí)濾波器，從信號(hào)輸入與信號(hào)輸出之間依次串聯(lián)模擬濾波電路、模數(shù)轉(zhuǎn)換電路和數(shù)字濾波電路；
所述模擬濾波電路輸出頻率為800HZ以下的信號(hào)；
所述數(shù)字電路輸出頻率為10Hz以下的信號(hào)。
[0005]在上述技術(shù)方案中，所述模擬濾波電路包括運(yùn)算放大器，
從信號(hào)輸入到運(yùn)算放大器的反相輸入端之間依次串聯(lián)四個(gè)電阻，
第一第二電阻之間、第三第四電阻之間各自通過一個(gè)電容接地，
第二第三電阻之間和反相輸入端各自通過一個(gè)電容后連接到運(yùn)算放大器的輸出端， 第三第四電阻之間通過一個(gè)電阻連接到運(yùn)算放大器的輸出端，
運(yùn)算放大器的同相輸入端通過一個(gè)電阻接地，
運(yùn)算放大器的同相輸入端和運(yùn)算放大器的輸出端之間設(shè)置一個(gè)電阻。
[0006]在上述技術(shù)方案中，所述數(shù)字濾波電路為FPGA內(nèi)部濾波。
[0007]在上述技術(shù)方案中，所述濾波電路結(jié)構(gòu)從數(shù)字信號(hào)輸入開始依次包括:
濾波器延遲線、選擇器、異步加法器、移位寄存器、乘法器、循環(huán)移位寄存器和累加器，由累加器輸出信號(hào)至濾波模塊進(jìn)行濾波后輸出；
控制邏輯單元向選擇器、移位寄存器、循環(huán)移位寄存器、累加器提供控制時(shí)序。
[0008]在上述技術(shù)方案中，所述濾波器延遲線為33組位寬為24位的同步觸發(fā)寄存器。
[0009]在上述技術(shù)方案中，包括至少四組24位8路的選擇器和至少兩組的24位雙輸入異步加法器。
[0010]在上述技術(shù)方案中，所述移位寄存器為先入先出移位寄存器。
[0011]在上述技術(shù)方案中，包括:狀態(tài)控制器，
通過異步串行接收模塊接收外部控制數(shù)據(jù)配制參數(shù)，輸出控制信號(hào)給采用信號(hào)發(fā)生器和增益配置器控制AD采樣，
輸出控制信號(hào)控制濾波模塊進(jìn)行濾波。
[0012]在上述技術(shù)方案中，濾波器為半并行FIR濾波器結(jié)構(gòu)綜上所述，由于采用了上述技術(shù)方案，本發(fā)明的有益效果是：本發(fā)明通過FPGA芯片設(shè)計(jì)，通過接收外部信號(hào)指令，可以實(shí)時(shí)調(diào)整濾波參數(shù)，并控制整個(gè)電路的濾波，和傳統(tǒng)的濾波器只具有單一頻帶的濾波相比，本發(fā)明更具有實(shí)用性；且因?yàn)椴捎密浖刂疲梢酝ㄟ^芯片設(shè)計(jì)電路的補(bǔ)償功能使得濾波精度更高更可靠，輸出的信號(hào)更加穩(wěn)定；而且本發(fā)明的濾波器是直接將模擬信號(hào)輸入后濾波輸出數(shù)字信號(hào)，輸出的信號(hào)可以直接使用和傳輸，減少了大量的模式轉(zhuǎn)換過程，保障了信號(hào)的不失真。
【附圖說明】
[0013]本發(fā)明將通過例子并參照附圖的方式說明，其中：
圖1為本發(fā)明的模擬濾波電路原理圖；
圖2為本發(fā)明的基于FPGA的可配置濾波采樣電路結(jié)構(gòu)框圖；
圖3為本發(fā)明的半并行FIR濾波器結(jié)構(gòu)框圖。
【具體實(shí)施方式】
[0014]如圖1所示，為本發(fā)明中的模擬濾波部分，包括低噪聲高精度運(yùn)算放大器0P177，信號(hào)輸入端Vin通過第一電阻R1、第二電阻R2、第三電阻R3與第四電阻R4連接所述精密運(yùn)放的反相輸入端，所述精密運(yùn)放的同相輸入端與地之間連接第五電阻R5，所述精密運(yùn)放的同相輸入端與運(yùn)放輸出端之間連接第六電阻R6，第一電阻R1和第二電阻R2之間通過第一電容C1接地，第二電阻R2和第三電阻R3之間與運(yùn)放輸出端之間接第二電容C2，第三電阻R3與第四電阻R4之間通過第三電容C3接地，第三電阻R3與第四電阻R4之間與運(yùn)放輸出端之間接第七電阻R7，所述精密運(yùn)放的反相輸入端與運(yùn)放輸出端之間連接第四電容C4。通過該電路濾波后的信號(hào)，可以將頻率高于800HZ的噪聲全部過濾掉，只保障頻率為800HZ以下的信號(hào)輸出。
[0015]模擬濾波電路輸出的模擬信號(hào)需要轉(zhuǎn)換為數(shù)字信號(hào)供FPGA采集使用，因此需要進(jìn)行模數(shù)轉(zhuǎn)換，本發(fā)明采用常規(guī)的模數(shù)轉(zhuǎn)換模塊和匹配電路對信號(hào)進(jìn)行轉(zhuǎn)換。
[0016]如圖2所示，為本發(fā)明基于FPGA的可配置濾波采樣電路結(jié)構(gòu)，依次包括：
1為異步串行接收模塊，用于接收上位機(jī)控制臺(tái)發(fā)送到濾波采集電路的比特?cái)?shù)據(jù)，比特?cái)?shù)據(jù)經(jīng)異步串行模塊轉(zhuǎn)換為字節(jié)數(shù)據(jù)后，作為配置參數(shù)、濾波采樣電路控制命令傳輸給狀態(tài)機(jī)控制器。
[0017]2為狀態(tài)機(jī)控制器模塊，控制器將上位機(jī)發(fā)送的命令解析為采樣電路配置參數(shù)與濾波控制參數(shù)，分別發(fā)送到下一級(jí)的采樣配置模塊與FIR濾波模塊。模塊同時(shí)根據(jù)上位機(jī)發(fā)送的控制命令，同步控制濾波采樣電路的啟動(dòng)、暫停和結(jié)束。
[0018]3為采樣信號(hào)發(fā)生器模塊，模塊接收2發(fā)送的采樣率配置命令，設(shè)置電路的采樣頻率，接收2發(fā)送的控制命令，啟動(dòng)、暫停和結(jié)束設(shè)置頻率的采樣信號(hào)輸出。
[0019]4為增益配置器模塊，模塊接收2發(fā)送的增益配置命令，在采樣電路啟動(dòng)轉(zhuǎn)換前，輸出配置信號(hào)到AD采樣電路前端的放大器，配置放大器的增益參數(shù)。
[0020]5為AD控制采樣模塊，模塊受2控制，啟動(dòng)后輸出AD讀、寫以及復(fù)位控制時(shí)序，在AD轉(zhuǎn)換成功后相應(yīng)時(shí)序讀取轉(zhuǎn)換數(shù)據(jù)，同時(shí)將讀入的AD數(shù)據(jù)轉(zhuǎn)換為補(bǔ)碼形式傳輸?shù)较乱患?jí)。
[0021]6為FIR濾波模塊，接收2的濾波控制命令，轉(zhuǎn)換為相應(yīng)的控制信號(hào)，選取預(yù)存在ROM中的濾波系數(shù)。受2控制啟動(dòng)、暫停和停止對5輸入的數(shù)據(jù)進(jìn)行FIR濾波處理。
[0022]7為同步數(shù)據(jù)發(fā)送模塊，接收6傳輸?shù)牟⑿袛?shù)據(jù)，組裝為數(shù)據(jù)幀后轉(zhuǎn)換為同步串行數(shù)據(jù)，發(fā)送給上位機(jī)接收端，受2控制啟動(dòng)、暫停和停止發(fā)送。
[0023]如圖3所述，為本發(fā)明的半并行FIR濾波器結(jié)構(gòu)示意圖，濾波系數(shù)的設(shè)計(jì)借助MATLAB的FDAT00L，根據(jù)系統(tǒng)的既定采樣率和參數(shù)，設(shè)計(jì)了兩組33階的系數(shù)，因?yàn)V波器為對稱結(jié)構(gòu)，所以每一組系數(shù)只需在ROM儲(chǔ)存17個(gè)系數(shù)。包括:
8為FIR濾波器延遲線，為33組位寬為24位的同步觸發(fā)寄存器。Dl寄存器在AD轉(zhuǎn)換結(jié)束后讀入AD轉(zhuǎn)換數(shù)據(jù)，接著輸出新的數(shù)據(jù)。D2~D33寄存器在AD轉(zhuǎn)換結(jié)束后，讀入前一級(jí)寄存器輸出的數(shù)據(jù)，接著輸出新的數(shù)據(jù)。
[0024]9為24位8路選擇器組，每一組由24個(gè)8