一種dram時鐘同步系統(tǒng)的制作方法
【技術(shù)領(lǐng)域】
[0001 ]本發(fā)明涉及DRAM技術(shù)領(lǐng)域，特別涉及一種DRAM時鐘同步系統(tǒng)。
【背景技術(shù)】
[0002]請參閱圖1所示，現(xiàn)有技術(shù)中DRAM系統(tǒng)時鐘同步的工作原理為:
[0003]系統(tǒng)要求輸入時鐘和輸出的dqX(X= 0，l，2……η)及dqs的上升沿對齊，SP
[0004]T1+T2+T3+T4 = N*TCK N 為整數(shù)
[0005]其中，Tl是接收器rev的延遲時間，T2是DLL延遲鏈的延遲時間，T3是時鐘樹的延遲時間，T4是發(fā)送器OCD的延遲時間，TCK是時鐘周期。如果輸入時鐘和輸出的dqX及dqs的上升沿沒有對齊，則系統(tǒng)在高頻工作時讀取數(shù)據(jù)時就會出錯。
[0006]當DLL鎖定后，DLL鑒相器的兩個輸入時鐘的上升沿是對齊的，即
[0007]T2+T5 = N*TCK
[0008]其中，T5是反饋電路的延遲時間。如果反饋電路的延遲時間
[0009]Τ5 = Τ1+Τ3+Τ4
[0010]那么就可以滿足系統(tǒng)時鐘同步的要求。
[0011]出于功耗的考慮，反饋電路是對rcv、時鐘樹和OCD的一個簡單復(fù)制;所以存在以下問題:如果DRAM系統(tǒng)的電壓，溫度或工藝發(fā)生變化，反饋電路的延遲時間和真實電路的延遲時間就會發(fā)生偏差，即
[0012]T5在T1+T3+T4
[0013]則輸入時鐘和輸出的dqX及dqs的上升沿沒有對齊，系統(tǒng)在高頻工作時讀取數(shù)據(jù)就會出錯。

【發(fā)明內(nèi)容】

[0014]本發(fā)明的目的在于提供一種DRAM時鐘同步系統(tǒng)，以解決上述技術(shù)問題。
[0015]為了解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案:
[0016]—種DRAM時鐘同步系統(tǒng)，包括接收器、DLL延遲鏈、DLL鑒相器和DLL控制電路;輸入時鐘信號線連接接收器的輸入端和DLL鑒相器的第一輸入端，接收器的輸出端連接DLL延遲鏈的輸入端;DLL延遲鏈的輸出端連接時鐘樹，時鐘樹的輸出端連接若干發(fā)送器OCD;若干發(fā)送器O⑶中的一個的輸出端連接DLL鑒相器的第二輸入端;DLL鑒相器的輸出端通過DLL控制電路連接DLL延遲鏈。
[0017]進一步的，若干發(fā)送器OCD中除輸出端連接DLL鑒相器的第二輸入端的一個發(fā)送器O⑶外，其余發(fā)送器O⑶的輸出端均連接有一個虛擬負載。
[0018]進一步的，虛擬負載的大小等于將輸出時鐘輸入到DLL鑒相器中所增加的負載。
[0019]進一步的，所述若干發(fā)送器OCD的負載匹配。相對于現(xiàn)有技術(shù)，本發(fā)明采用如下技術(shù)方案:
[0020]相對于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:
[0021]本發(fā)明取消了現(xiàn)有技術(shù)中能夠引起同步誤差的反饋電路，將輸入時鐘和輸出時鐘dqs直接進入DLL鑒相器，當DLL鎖定后，DLL鑒相器的兩個輸入時鐘的上升沿對齊，即輸入時鐘和輸出時鐘的上升沿對齊。本發(fā)明由于沒有反饋電路，所以也不存在延遲時間匹配的問題，只要DLL能夠正確鎖定，則滿足系統(tǒng)時鐘同步的要求。同時，本發(fā)明相對于現(xiàn)有具有反饋電路的系統(tǒng)來講，輸入時鐘和輸出時鐘上升沿對齊的準確度更高，使得DRAM能夠工作在比現(xiàn)有技術(shù)更高的頻率下，而能夠保證工作的穩(wěn)定性和準確性。
[0022]進一步，本發(fā)明取消了傳統(tǒng)的反饋電路，有效的節(jié)約了DRAM的面積。
[0023]進一步，本發(fā)明在所有的dqX上會增加一個虛擬負載dummy;該虛擬負載的大小等于將輸出時鐘輸入到DLL鑒相器中引起的dqs所增加的負載;這樣能夠消除dqs直接送入DLL鑒相器，所引起的輸出時鐘負載不匹配的問題。
【附圖說明】
[0024]圖1為現(xiàn)有DRAM時鐘同步系統(tǒng)工作原理示意圖；
[0025]圖2為本發(fā)明DRAM時鐘同步系統(tǒng)工作原理示意圖。
【具體實施方式】
[0026]請參閱圖2所示，本發(fā)明一種DRAM時鐘同步系統(tǒng)，包括接收器rcv、DLL延遲鏈、時鐘樹、DLL鑒相器、DLL控制電路和若干發(fā)送器O⑶。
[0027]輸入時鐘信號線連接接收器和DLL鑒相器的第一輸入端，接收器的輸出端通過DLL延遲鏈連接時鐘樹的輸入端，時鐘樹的輸出端連接若干發(fā)送器OCD;若干發(fā)送器OCD中的一個的輸出端連接DLL鑒相器的第二輸入端;DLL鑒相器的輸出端通過DLL控制電路連接DLL延遲鏈。DLL鑒相器用于比較輸入時鐘和輸出時鐘dqs的上升沿的時差，并通過DLL控制電路控制DLL延遲鏈的長度，使輸入時鐘和輸出時鐘dqs的上升沿對齊。
[0028]本發(fā)明中，輸入時鐘和dqs直接進入DLL鑒相器，取消了現(xiàn)有技術(shù)中的反饋電路。當DLL鎖定后，DLL鑒相器的兩個輸入時鐘的上升沿對齊，即輸入時鐘和dqs及dqX的上升沿對齊。由于沒有反饋電路，所以也不存在延遲時間匹配的問題，只要DLL能夠正確鎖定，則滿足系統(tǒng)時鐘同步的要求。
[0029]由于dqs會進入到DLL鑒相器的輸入端，相對于原有系統(tǒng)，dqs的負載會有所增加，為了 dqs和dqX的負載匹配，在所有的dqX上會增加一個虛擬負載dummy;該虛擬負載的大小等于將輸出時鐘輸入到DLL鑒相器中引起的dqs所增加的負載。
【主權(quán)項】
1.一種DRAM時鐘同步系統(tǒng)，其特征在于，包括接收器、DLL延遲鏈、DLL鑒相器和DLL控制電路； 輸入時鐘信號線連接接收器的輸入端和DLL鑒相器的第一輸入端，接收器的輸出端連接DLL延遲鏈的輸入端;DLL延遲鏈的輸出端連接時鐘樹，時鐘樹的輸出端連接若干發(fā)送器OCD; 若干發(fā)送器OCD中的一個的輸出端連接DLL鑒相器的第二輸入端； DLL鑒相器的輸出端通過DLL控制電路連接DLL延遲鏈。2.根據(jù)權(quán)利要求1所述的一種DRAM時鐘同步系統(tǒng)，其特征在于，若干發(fā)送器OCD中除輸出端連接DLL鑒相器的第二輸入端的一個發(fā)送器OCD外，其余發(fā)送器OCD的輸出端均連接有一個虛擬負載。3.根據(jù)權(quán)利要求2所述的一種DRAM時鐘同步系統(tǒng)，其特征在于，虛擬負載的大小等于將輸出時鐘輸入到DLL鑒相器中所增加的負載。4.根據(jù)權(quán)利要求2所述的一種DRAM時鐘同步系統(tǒng)，其特征在于，所述若干發(fā)送器OCD的負載匹配。
【專利摘要】本發(fā)明公開一種DRAM時鐘同步系統(tǒng)，包括接收器、DLL延遲鏈、DLL鑒相器和DLL控制電路；輸入時鐘信號線連接接收器的輸入端和DLL鑒相器的第一輸入端，接收器的輸出端通過DLL延遲鏈的輸入端；DLL延遲鏈的輸出端連接DLL鑒相器的第二輸入端；DLL鑒相器的輸出端通過DLL控制電路連接DLL延遲鏈。本發(fā)明取消了現(xiàn)有技術(shù)中能夠引起同步誤差的反饋電路，將輸入時鐘和輸出時鐘dps直接進入DLL鑒相器，當DLL鎖定后，DLL鑒相器的兩個輸入時鐘的上升沿對齊，即輸入時鐘和輸出時鐘的上升沿對齊。本發(fā)明由于沒有反饋電路，所以也不存在延遲時間匹配的問題，只要DLL能夠正確鎖定，則滿足系統(tǒng)時鐘同步的要求。
【IPC分類】H03L7/10
【公開號】CN105577181
【申請?zhí)枴緾N201610104422
【發(fā)明人】劉成, 郭曉鋒, 梁超
【申請人】西安紫光國芯半導體有限公司
【公開日】2016年5月11日
【申請日】2016年2月26日