鎖存器中的電流組成；當(dāng)CLK1 = 1時(shí)，主 鎖存器不工作，從鎖存器將數(shù)據(jù)輸出，此時(shí)整個(gè)電路的工作電流即為從鎖存器的電流，當(dāng) CLK1 = 0時(shí)，主鎖存器工作，從鎖存器不工作，此時(shí)整個(gè)電路的工作電流即為主鎖存器的電 流。
[0051 ]為了驗(yàn)證本發(fā)明的基于FinFET器件的時(shí)鐘控制觸發(fā)器的優(yōu)益性，在BSIMMG標(biāo)準(zhǔn) 工藝下，電路的輸入頻率為400MHz、800MHz、1GHz、2G的條件下，使用電路仿真工具HSPICE對(duì) 本發(fā)明的基于FinFET器件的雙時(shí)鐘控制觸發(fā)器、BSIMIMG工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BSIMMG工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器三種電 路的性能進(jìn)行仿真對(duì)比，其中，BSMMG工藝庫(kù)對(duì)應(yīng)的電源電壓為IV。標(biāo)準(zhǔn)電壓（lv)下本發(fā) 明的雙時(shí)鐘控制觸發(fā)器基于BSBOMG標(biāo)準(zhǔn)工藝仿真波形圖如圖5所示;超閾值電壓(0.8v)下 本發(fā)明的時(shí)鐘控制觸發(fā)器基于BSBOMG標(biāo)準(zhǔn)工藝仿真波形圖如圖6所示。分析圖5和圖6可 知，本發(fā)明的雙時(shí)鐘控制觸發(fā)器具有正確的工作邏輯。
[0052] 表1為在BSIMMG標(biāo)準(zhǔn)工藝下，輸入頻率為400MHz時(shí)，本發(fā)明的基于FinFET器件的 雙時(shí)鐘控制觸發(fā)器、BSIMIMG工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的 BS頂頂G工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器三種電路的性能比較圖。
[0053]表 1
[0055] 從表1中可以得出：本發(fā)明的基于FinFET器件的雙時(shí)鐘控制觸發(fā)器與BSIM頂G工藝 庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BS頂頂G工藝庫(kù)中采用CMOS工藝的傳 統(tǒng)時(shí)鐘控制觸發(fā)器相比，晶體管數(shù)量減少8個(gè)，延時(shí)分別降低了 10%和降低了30%，平均總 功耗分別升高了 40 %和升高了 44 %，功耗延時(shí)積個(gè)分別升高了 33 %和升高了 19 %。
[0056] 表2為在BSIMMG標(biāo)準(zhǔn)工藝下，輸入頻率為800MHz時(shí)，本發(fā)明的基于FinFET器件的 雙時(shí)鐘控制觸發(fā)器、BSIMIMG工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的 BS頂頂G工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器三種電路的性能比較圖。
[0057] 表 2
[0059] 從表2中可以得出：本發(fā)明的基于FinFET器件的雙時(shí)鐘控制觸發(fā)器與BSIM頂G工藝 庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BS頂頂G工藝庫(kù)中采用CMOS工藝的傳 統(tǒng)時(shí)鐘控制觸發(fā)器相比，晶體管數(shù)量減少8個(gè)，延時(shí)分別降低了 10%和降低了30%，平均總 功耗分別升高了 28 %和升高了 33 %，功耗延時(shí)積個(gè)分別升高了 21 %和升高了 4.5 %。
[0060] 表3為在BSIMMG標(biāo)準(zhǔn)工藝下，輸入頻率為1G時(shí)，本發(fā)明的基于FinFET器件的雙時(shí) 鐘控制觸發(fā)器、BS頂頂G工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BS頂頂G 工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器三種電路的性能比較圖。
[0061]表 3
[0063] 從表3中可以得出：本發(fā)明的基于FinFET器件的雙時(shí)鐘控制觸發(fā)器與BSIM頂G工藝 庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BS頂頂G工藝庫(kù)中采用CMOS工藝的傳 統(tǒng)時(shí)鐘控制觸發(fā)器相比，晶體管數(shù)量減少8個(gè)，延時(shí)分別降低了 10%和降低了30%，平均總 功耗分別升高了24%和升高了29%，功耗延時(shí)積個(gè)分別升高了 16%和降低了2%。
[0064] 表4為在BSIMMG標(biāo)準(zhǔn)工藝下，輸入頻率為2G時(shí)，本發(fā)明的基于FinFET器件的雙時(shí) 鐘控制觸發(fā)器、BSMMG工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BSIMMG 工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器三種電路的性能比較圖。
[0065]表 4
[0067] 從表4中可以得出：本發(fā)明的基于FinFET器件的雙時(shí)鐘控制觸發(fā)器與BSIM頂G工藝 庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的BS頂頂G工藝庫(kù)中采用CMOS工藝的傳 統(tǒng)時(shí)鐘控制觸發(fā)器相比，晶體管數(shù)量減少8個(gè)，延時(shí)分別降低了 10%和降低了30%，平均總 功耗分別升高了8%和升高了 13.5%，功耗延時(shí)積個(gè)分別降低了 1 %和降低了 19%。
[0068]由上述的比較數(shù)據(jù)可見，在不影響電路性能的前提下，本發(fā)明的基于FinFET器件 的雙時(shí)鐘控制觸發(fā)器與BSIMMG工藝庫(kù)中基于FinFET器件的C-FinFET觸發(fā)器和圖1所示的 BSMMG工藝庫(kù)中采用CMOS工藝的傳統(tǒng)時(shí)鐘控制觸發(fā)器相比較，晶體管的數(shù)量減少了8個(gè)， 延時(shí)得到優(yōu)化，運(yùn)行速度得到了提高；當(dāng)工作在高頻段時(shí)，電路的功耗和功耗延時(shí)積也得到 了優(yōu)化。
【主權(quán)項(xiàng)】
1. 一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于包括第一FinFET管、第二 FinFET管、第三FinFET管、第四FinFET管、第一反相器、第二反相器、第三反相器、第四反相 器、第五反相器和第六反相器，所述的第一 FinFET管和所述的第三FinFET管為P型FinFET 管，所述的第二FinFET管和所述的第四FinFET管為N型FinFET管，所述的第一反相器具有輸 入端和輸出端，所述的第二反相器、所述的第三反相器和所述的第五反相器的電路結(jié)構(gòu)與 所述的第一反相器的電路結(jié)構(gòu)相同，所述的第四反相器具有輸入端、輸出端、第一時(shí)鐘信號(hào) 輸入端和第二時(shí)鐘信號(hào)輸入端，所述的第六反相器的電路結(jié)構(gòu)和所述的第四反相器的電路 結(jié)構(gòu)相同； 所述的第一反相器的輸入端為所述的雙時(shí)鐘控制觸發(fā)器的時(shí)鐘信號(hào)輸入端，所述的第 一反相器的輸出端、所述的第二反相器的輸入端、所述的第二FinFET管的前柵、所述的第四 反相器的第一時(shí)鐘信號(hào)輸入端、所述的第三FinFET管的背柵和所述的第六反相器的第二時(shí) 鐘信號(hào)輸入端連接，所述的第二反相器的輸出端、所述的第一 FinFET管的前柵、所述的第四 反相器的第二時(shí)鐘信號(hào)輸入端、所述的第四FinFET管的背柵和所述的第六反相器的第一時(shí) 鐘信號(hào)輸入端連接，所述的第一 FinFET管的源極和所述的第三FinFET管的源極均接入電 源，所述的第一 FinFET管的背柵和所述的第二FinFET管的背柵連接且其連接端為所述的雙 時(shí)鐘控制觸發(fā)器的信號(hào)輸入端，所述的第一 FinFET管的漏極、所述的第二FinFET管的漏極、 所述的第三反相器的輸入端和所述的第四反相器的輸出端連接，所述的第二FinFET管的源 極接地，所述的第三反相器的輸出端、所述的第四反相器的輸入端、所述的第三FinFET管的 前柵和所述的第四FinFET管的前柵連接，所述的第三FinFET管的漏極、所述的第四FinFET 管的漏極、所述的第五反相器的輸入端和所述的第六反相器的輸出端連接且其連接端為所 述的雙時(shí)鐘控制觸發(fā)器的反相信號(hào)輸出端，所述的第四FinFET管的源極接地，所述的第五 反相器的輸出端和所述的第六反相器的輸入端連接且其連接端為所述的雙時(shí)鐘控制觸發(fā) 器的正相信號(hào)輸出端； 所述的第一 FinFET管和所述的第三FinFET管的鰭的數(shù)量為2,所述的第二FinFET管和 所述的第四FinFET管的鰭的數(shù)量為1。2. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管為高 閾值FinFET管。3. 根據(jù)權(quán)利要求2所述的一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管和所述的第四FinFET管的閾 值電壓為0.6V。4. 根據(jù)權(quán)利要求1所述的一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于所述 的第一反相器包括第五FinFET管和第六FinFET管，所述的第五FinFET管為P型FinFET管，所 述的第六FinFET管為N型FinFET管；所述的第五FinFET管的源極、所述的第五FinFET管的背 柵和所述的第六FinFET管的背柵均接入電源，所述的第五FinFET管的前柵和所述的第六 FinFET管的前柵連接且其連接端為所述的第一反相器的輸入端，所述的第五FinFET管的漏 極和所述的第六FinFET管的漏極連接且其連接端為所述的第一反相器的輸出端，所述的第 六FinFET管的源極接地； 所述的第四反相器包括第七FinFET管和第八FinFET管，所述的第七FinFET管為P型 FinFET管，所述的第八FinFET管為N型FinFET管;所述的第七FinFET管的源極接入電源，所 述的第七FinFET管的前柵和所述的第八FinFET管的前柵連接且其連接端為所述的第四反 相器的輸入端，所述的第七FinFET管的漏極和所述的第八FinFET管的漏極連接且其連接端 為所述的第四反相器的輸出端，所述的第八FinFET管的源極接地，所述的第七FinFET管的 背柵為所述的第四反相器的第一時(shí)鐘信號(hào)輸入端，所述的第八FinFET管的背柵為所述的第 四反相器的第二時(shí)鐘信號(hào)輸入端； 所述的第五FinFET管的鰭的數(shù)量為2,所述的第七FinFET管的鰭的數(shù)量為1或者2,所述 的第六FinFET管和所述的第八FinFET管的鰭的數(shù)量為1。5. 根據(jù)權(quán)利要求4所述的一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述 的第七FinFET管和所述的第八FinFET管為高閾值FinFET管，所述的第五FinFET管和所述的 第六FinFET管為低閾值FinFET管。6. 根據(jù)權(quán)利要求5所述的一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，其特征在于所述 的第一 FinFET管、所述的第二FinFET管、所述的第三FinFET管、所述的第四FinFET管、所述 的第七FinFET管和所述的第八FinFET管的閾值電壓均為0.6V，所述的第五FinFET管和所述 的第六FinFET管的閾值電壓均為0.1 V。
【專利摘要】本發(fā)明公開了一種基于FinFET器件的雙時(shí)鐘控制觸發(fā)器，包括第一反相器和第二反相器構(gòu)成的時(shí)鐘控制部分，第三反相器、第四反相器、第一FinFET管和第二FinFET管構(gòu)成的主鎖存器以及第五反相器、第六反相器、第三FinFET管和第四FinFET管構(gòu)成的從鎖存器，主鎖存器和從鎖存器的工作狀態(tài)均由時(shí)鐘控制觸發(fā)器的時(shí)鐘信號(hào)輸入端輸入的時(shí)鐘信號(hào)控制，在該時(shí)鐘信號(hào)控制下主鎖存器和從鎖存器交替工作；優(yōu)點(diǎn)是在不影響電路性能的情況下，電路面積、延時(shí)、功耗和功耗延時(shí)積均較小。
【IPC分類】H03K5/24
【公開號(hào)】CN105720956
【申請(qǐng)?zhí)枴緾N201610045135
【發(fā)明人】胡建平, 張緒強(qiáng)
【申請(qǐng)人】寧波大學(xué)
【公開日】2016年6月29日
【申請(qǐng)日】2016年1月22日...