一種有限長沖激響應(yīng)濾波電路及可編程邏輯器件的制作方法
【專利摘要】本發(fā)明公開了一種有限長沖激響應(yīng)濾波電路及可編程邏輯器件。本發(fā)明提供了一種FIR電路及FPGA，該FIR電路包括：第一輸入端x、第二輸入端h、輸出端p、乘法器及加法器、與第一輸入端x及第一輸入級聯(lián)數(shù)據(jù)cxi連接的第一支路、與第二輸入端h連接的第二支路、連接加法器與輸出端p的第三支路，第一支路輸出第一輸出級聯(lián)數(shù)據(jù)cxo，第一支路的輸出結(jié)果與第二支路的輸出結(jié)果輸入乘法器，乘法器的輸出結(jié)果連接至加法器，加法器將乘法器的輸出結(jié)果與第二輸入級聯(lián)數(shù)據(jù)cpi進(jìn)行運(yùn)算，輸出第二輸出級聯(lián)數(shù)據(jù)cpo；第一支路、第二支路及第三支路由硬核配置形成。通過本發(fā)明的實(shí)施，直接通過硬核配置實(shí)現(xiàn)FIR，不需要通過外部的寄存器和繞線，解決了現(xiàn)有FIR需要由軟IP實(shí)現(xiàn)的問題。
【專利說明】
-種有限長沖激響應(yīng)濾波電路及可編程還輯器件
技術(shù)領(lǐng)域
[0001 ] 本發(fā)明設(shè)及FPGA化ield-Programmable GateArray，可編程邏輯器件)數(shù)字時鐘領(lǐng) 域，尤其設(shè)及一種有限長沖激響應(yīng)濾波電路及FPGA。
【背景技術(shù)】
[0002] 有限長沖激響應(yīng)(FIR)濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可W在保 持任意幅頻特性的同時具有嚴(yán)格的線性相頻特性，同時因其單位抽樣響應(yīng)是有限長的，因 而FIR濾波器是穩(wěn)定的系統(tǒng)。因此FIR濾波器在通信、圖像處理、模式識別等領(lǐng)域都有著廣泛 的作用。
[0003] 現(xiàn)FPGA中自帶的FIR都需要由軟IP來實(shí)現(xiàn)，如圖1所示，直接型FIR中的1-1和心2延 時單元都不嵌入在硬件電路A中，由軟IP通過硬核外部繞線來實(shí)現(xiàn)，運(yùn)消耗了大量FPGA中的 繞線資源，同時因?yàn)橥獠坷@線的長度增加，會增大了數(shù)據(jù)鏈到邏輯運(yùn)算單元的延時，從而會 影響最高時鐘頻率。
[0004] 因此，本領(lǐng)域技術(shù)人員亟待提供一種FIR濾波器，W解決現(xiàn)有FIR需要由軟IP實(shí)現(xiàn) 的技術(shù)問題。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明提供了一種有限長沖激響應(yīng)濾波電路及FPGA，W解決現(xiàn)有FIR需要由軟IP 實(shí)現(xiàn)的問題。
[0006] 本發(fā)明提供了一種有限長沖激響應(yīng)濾波電路，其包括:第一輸入端X、第二輸入端 h、輸出端P、乘法器及加法器、與第一輸入端X及第一輸入級聯(lián)數(shù)據(jù)CXi連接的第一支路、與 第二輸入端h連接的第二支路、連接加法器與輸出端P的第=支路，第一支路輸出第一輸出 級聯(lián)數(shù)據(jù)CX0,第一支路的輸出結(jié)果與第二支路的輸出結(jié)果輸入乘法器，乘法器的輸出結(jié)果 連接至加法器，加法器將乘法器的輸出結(jié)果與第二輸入級聯(lián)數(shù)據(jù)CPi進(jìn)行運(yùn)算，輸出第二輸 出級聯(lián)數(shù)據(jù)cpo;
[0007] 第一支路包括第一選擇器muxO、第一輸入寄存器regO、第二選擇器muxl，第一選擇 器muxO用于選擇數(shù)據(jù)為第一輸入端X或者第一輸入級聯(lián)數(shù)據(jù)CXi,第一選擇器muxO連接第一 輸入寄存器regO或者第二選擇器muxl，第一輸入寄存器regO連接第二選擇器muxl，第二選 擇器muxl用于選擇是否旁路第一輸入寄存器regO,第二選擇器muxl輸出第一輸出級聯(lián)數(shù)據(jù) CXO，第二選擇器muxl的輸出結(jié)果輸入乘法器；
[000引第二支路包括第二輸入寄存器regl、第S選擇器mux2,第二輸入寄存器regl連接 第二輸入端h，第二輸入寄存器regl的輸出連接第=選擇器mux2,第=選擇器mux2用于選擇 是否旁路第二輸入寄存器regl，第=選擇器mux2的輸出結(jié)果輸入乘法器；
[0009]第S支路包括輸出寄存器reg4、第四選擇器mux5，輸出寄存器reg4的輸入連接加 法器，輸出寄存器reg4的輸出連接第四選擇器mu巧，第四選擇器mu巧用于選擇是否旁路輸 出寄存器reg4，第四選擇器mu巧連接輸出端P，第四選擇器mu巧輸出第二輸出級聯(lián)數(shù)據(jù)CPO。
[0010] 進(jìn)一步的，第二選擇器muxl使能第一輸入寄存器regO,第S選擇器mux2使能第二 輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,形成直接型有限長沖激響應(yīng)濾波 電路。
[0011] 進(jìn)一步的，第二選擇器muXl旁路第一輸入寄存器regO,第S選擇器mux2旁路第二 輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波 電路。
[0012] 進(jìn)一步的，還包括第四支路，第二選擇器muxl通過第四支路輸出第一輸出級聯(lián)數(shù) 據(jù)CXO;第四支路包括第一流水線寄存器reg2、第五選擇器mux3，第一流水線寄存器reg2連 接第二選擇器muxl，第一流水線寄存器reg2的輸出連接第五選擇器mux3,第五選擇器mux3 用于選擇是否旁路第一流水線寄存器reg2,第五選擇器mux3輸出第一輸出級聯(lián)數(shù)據(jù)CXOo
[0013] 進(jìn)一步的，第二選擇器muxl使能第一輸入寄存器regO,第S選擇器mux2使能第二 輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第五選擇器mux3旁路第一流水線 寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0014] 進(jìn)一步的，第二選擇器muxl使能第一輸入寄存器regO,第S選擇器mux2使能第二 輸入寄存器regl，第四選擇器mu巧使能輸出寄存器reg4,第五選擇器mux3使能第一流水線 寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0015] 進(jìn)一步的，第二選擇器muxl旁路第一輸入寄存器regO,第S選擇器mux2旁路第二 輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第五選擇器mux3旁路第一流水線 寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0016] 進(jìn)一步的，還包括第五支路，乘法器通過第五支路連接加法器;第五支路包括第二 流水線寄存器re的、第六選擇器mux4，第二流水線寄存器re的連接乘法器，第二流水線寄存 器reg2的輸出連接第六選擇器mux4,第六選擇器mux4用于選擇是否旁路第二流水線寄存器 reg2，第六選擇器mux4輸出至加法器。
[0017] 進(jìn)一步的，第二選擇器muxl使能第一輸入寄存器regO,第S選擇器mux2使能第二 輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第六選擇器mux4旁路第二流水線 寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0018] 進(jìn)一步的，第二選擇器muxl使能第一輸入寄存器regO,第S選擇器mux2使能第二 輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第六選擇器mux4使能第二流水線 寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0019] 進(jìn)一步的，第二選擇器muxl旁路第一輸入寄存器regO,第S選擇器mux2旁路第二 輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第六選擇器mux4旁路第二流水線 寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0020] 進(jìn)一步的，第二選擇器muXl旁路第一輸入寄存器regO,第S選擇器mux2旁路第二 輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第六選擇器mux4使能第二流水線 寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0021] 本發(fā)明提供了一種可編程邏輯器件，其設(shè)置有本發(fā)明提供的有限長沖激響應(yīng)濾波 電路。
[0022] 本發(fā)明的有益效果：
[0023] 本發(fā)明提供了一種有限長沖激響應(yīng)濾波電路，直接通過硬核配置實(shí)現(xiàn)FIR，不需要 通過外部的寄存器和繞線，解決了現(xiàn)有FIR需要由軟IP實(shí)現(xiàn)的問題，減少了寄存器輸出到邏 輯運(yùn)算單元之間的延時，使其時序性能優(yōu)于通過軟IP實(shí)現(xiàn)的FIR。進(jìn)一步的，可通過硬核直 接配置支持直接型和轉(zhuǎn)置型的FIR濾波器，節(jié)省軟IP資源。進(jìn)一步的，直接使用已經(jīng)配置可 實(shí)現(xiàn)FIR濾波器能節(jié)省大量的FPGA繞線資源和寄存器資源。
【附圖說明】
[0024] 圖1為現(xiàn)有FIR電路的電路連接示意圖；
[0025] 圖2為本發(fā)明第一實(shí)施例提供的FIR電路的電路連接示意圖；
[00%]圖3為直接型FIR電路的結(jié)構(gòu)示意圖；
[0027] 圖4為轉(zhuǎn)置型FIR電路的結(jié)構(gòu)示意圖；
[0028] 圖5為本發(fā)明第二實(shí)施例提供的FIR電路的電路連接示意圖；
[0029] 圖6為本發(fā)明第二實(shí)施例中的一種直接型FIR電路連接示意圖；
[0030] 圖7為本發(fā)明第二實(shí)施例中的另一種直接型FIR電路連接示意圖；
[0031] 圖8為本發(fā)明第二實(shí)施例中的一種轉(zhuǎn)置型FIR電路連接示意圖；
[0032] 圖9為本發(fā)明第二實(shí)施例中的另一種轉(zhuǎn)置型FIR電路連接示意圖。
【具體實(shí)施方式】
[0033] 現(xiàn)通過【具體實(shí)施方式】結(jié)合附圖的方式對本發(fā)明做出進(jìn)一步的i全釋說明。
[0034] 第一實(shí)施例；
[0035] 圖2為本發(fā)明第一實(shí)施例提供的FIR電路的電路連接示意圖，由圖2可知，在本實(shí)施 例中，本發(fā)明提供的FIR電路包括:其包括:第一輸入端X、第二輸入端h、輸出端P、乘法器及 加法器、與第一輸入端X及第一輸入級聯(lián)數(shù)據(jù)CXi連接的第一支路、與第二輸入端h連接的第 二支路、連接加法器與輸出端P的第=支路，第一支路輸出第一輸出級聯(lián)數(shù)據(jù)CXO,第一支路 的輸出結(jié)果與第二支路的輸出結(jié)果輸入乘法器，乘法器的輸出結(jié)果連接至加法器，加法器 將乘法器的輸出結(jié)果與第二輸入級聯(lián)數(shù)據(jù)CPi進(jìn)行運(yùn)算，輸出第二輸出級聯(lián)數(shù)據(jù)cpo;
[0036] 第一支路包括第一選擇器muxO、第一輸入寄存器regO、第二選擇器mux 1，第一選擇 器muxO用于選擇數(shù)據(jù)為第一輸入端X或者第一輸入級聯(lián)數(shù)據(jù)CXi,第一選擇器muxO連接第一 輸入寄存器regO或者第二選擇器muxl，第一輸入寄存器regO連接第二選擇器muxl，第二選 擇器muxl用于選擇是否旁路第一輸入寄存器regO,第二選擇器muxl輸出第一輸出級聯(lián)數(shù)據(jù) CXO，第二選擇器muxl的輸出結(jié)果輸入乘法器；
[0037] 第二支路包括第二輸入寄存器regl、第S選擇器mux2,第二輸入寄存器regl連接 第二輸入端h，第二輸入寄存器regl的輸出連接第=選擇器mux2,第=選擇器mux2用于選擇 是否旁路第二輸入寄存器regl，第=選擇器mux2的輸出結(jié)果輸入乘法器；
[0038] 第S支路包括輸出寄存器reg4、第四選擇器mux5，輸出寄存器reg4的輸入連接加 法器，輸出寄存器reg4的輸出連接第四選擇器mu巧，第四選擇器mu巧用于選擇是否旁路輸 出寄存器reg4，第四選擇器mu巧連接輸出端P，第四選擇器mu巧輸出第二輸出級聯(lián)數(shù)據(jù)CPO。
[0039] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl使能第一輸入寄存器regO，第 S選擇器mux2使能第二輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,形成直接 型有限長沖激響應(yīng)濾波電路。
[0040] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muXl旁路第一輸入寄存器regO，第 S選擇器mux2旁路第二輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,形成轉(zhuǎn)置 型有限長沖激響應(yīng)濾波電路。
[0041] 在一些實(shí)施例中，上述實(shí)施例還包括第四支路，第二選擇器muxl通過第四支路輸 出第一輸出級聯(lián)數(shù)據(jù)CXO;第四支路包括第一流水線寄存器reg2、第五選擇器mux3，第一流 水線寄存器reg2連接第二選擇器muxl，第一流水線寄存器reg2的輸出連接第五選擇器 mux3,第五選擇器mux3用于選擇是否旁路第一流水線寄存器reg2,第五選擇器mux3輸出第 一輸出級聯(lián)數(shù)據(jù)CXOo
[0042] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl使能第一輸入寄存器regO，第 S選擇器mux2使能第二輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第五選擇 器mux3旁路第一流水線寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0043] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl使能第一輸入寄存器regO，第 S選擇器mux2使能第二輸入寄存器regl，第四選擇器mu巧使能輸出寄存器reg4,第五選擇 器mux3使能第一流水線寄存器reg2，形成直接型有限長沖激響應(yīng)濾波電路。
[0044] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl旁路第一輸入寄存器regO，第 S選擇器mux2旁路第二輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第五選擇 器mux3旁路第一流水線寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0045] 在一些實(shí)施例中，上述實(shí)施例還包括第五支路，乘法器通過第五支路連接加法器； 第五支路包括第二流水線寄存器re的、第六選擇器mux4，第二流水線寄存器re的連接乘法 器，第二流水線寄存器reg2的輸出連接第六選擇器mux4，第六選擇器mux4用于選擇是否旁 路第二流水線寄存器reg2,第六選擇器mux4輸出至加法器。
[0046] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl使能第一輸入寄存器regO,第 S選擇器mux2使能第二輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第六選擇 器mux4旁路第二流水線寄存器reg2,形成直接型有限長沖激響應(yīng)濾波電路。
[0047] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl使能第一輸入寄存器regO，第 S選擇器mux2使能第二輸入寄存器regl，第四選擇器mu巧旁路輸出寄存器reg4,第六選擇 器mux4使能第二流水線寄存器reg2，形成直接型有限長沖激響應(yīng)濾波電路。
[004引在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl旁路第一輸入寄存器regO,第 S選擇器mux2旁路第二輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第六選擇 器mux4旁路第二流水線寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0049] 在一些實(shí)施例中，上述實(shí)施例中的第二選擇器muxl旁路第一輸入寄存器regO,第 S選擇器mux2旁路第二輸入寄存器regl，第四選擇器mu巧使用輸出寄存器reg4,第六選擇 器mux4使能第二流水線寄存器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。
[0050] 對應(yīng)的，本發(fā)明提供了一種可編程邏輯器件，其設(shè)置有本發(fā)明提供的有限長沖激 響應(yīng)濾波電路。
[0051] 現(xiàn)結(jié)合具體應(yīng)用場景對本發(fā)明做進(jìn)一步的i全釋說明。
[0化2] 第二實(shí)施例；
[0053]有限長沖激響應(yīng)(FIR)濾波器，是數(shù)字信號處理系統(tǒng)中最基本的元件，它可W在保 持任意幅頻特性的同時具有嚴(yán)格的線性相頻特性，同時因其單位抽樣響應(yīng)是有限長的，因 而FIR濾波器是穩(wěn)定的系統(tǒng)。因此FIR濾波器在通信，圖像處理，模式識別等領(lǐng)域都有著廣泛 的作用。
[0化4] FIR的算式表達(dá)式為：
[0化5]
[0056] 式中k是FIR濾波器的抽頭數(shù);x[n-k]是延時，k個抽頭的輸入信號;h比]是第k級抽 頭數(shù)(單位脈沖響應(yīng)）；L是濾波器的階級數(shù);y[n]表示濾波器的輸出序列。FI財(cái)良據(jù)實(shí)現(xiàn)的結(jié) 構(gòu)可分為直接型和轉(zhuǎn)置型FIR濾波器，圖3為直接型FIR結(jié)構(gòu)框圖，圖4為轉(zhuǎn)置型FIR結(jié)構(gòu)框 圖。
[0057] 本實(shí)施例可通過配置直接實(shí)現(xiàn)運(yùn)兩種FIR結(jié)構(gòu)，如圖5所示，在保證能做正常的邏 輯運(yùn)算下內(nèi)嵌流水寄存器reg2,可直接由硬核配置得到直接型和轉(zhuǎn)置型FIR濾波器。電路中 所有的延時單元都通過靜態(tài)配置或動態(tài)選擇控制，可選擇旁路或者使用寄存器。在構(gòu)成FIR 時，圖5中的reg0，regl寄存器作為FIR的延時單元，而在做普通的邏輯運(yùn)算時，reg0，regl又 可作為輸入寄存器起到優(yōu)化時序的作用。
[005引本發(fā)明提出的電路結(jié)構(gòu)如圖5所示，muxO為輸入選擇器，選擇數(shù)據(jù)來自輸入端X或 者級聯(lián)鏈上的CXi JegO和regl為輸入寄存器，muxl和mux2選擇器可選擇是否旁路輸入寄存 器。reg2為級聯(lián)路徑上的流水線寄存器，可由mux3選擇器選擇是否旁路流水線寄存器。 multiplier為邏輯運(yùn)算單元中的乘法器，為輸入數(shù)據(jù)進(jìn)行乘法運(yùn)算的單元。re的邏輯運(yùn)算 路徑上的流水線寄存器，可通過mux4選擇器選擇是否旁路。adder為加法器，為輸出級聯(lián)數(shù) 據(jù)CPi與乘法器輸出結(jié)果進(jìn)行加法邏輯運(yùn)算的單元。reg4為輸出寄存器，可通過mu巧選擇器 選擇是否旁路。本發(fā)明提出的電路結(jié)構(gòu)中，所有的延時單元都是可靜態(tài)配置或動態(tài)選擇控 制的，并可W根據(jù)配置構(gòu)成不同結(jié)構(gòu)的FIR。
[0059] 圖6為根據(jù)直接型FIR的結(jié)構(gòu)框圖配置成的一種直接型FIR,可由電路結(jié)構(gòu)圖5配置 而成，muxl和mux2選擇器選擇寄存器使能的路徑，mux3，mux4，mu巧選擇器都選擇寄存器旁 路的路徑。
[0060] 圖7所示為運(yùn)算頻率更高的一種直接型FIR結(jié)構(gòu)圖，可由電路結(jié)構(gòu)圖5配置而成， muxl，11111義2，11111義3，11111巧選擇器選擇寄存器使能的路徑，1]111義4選擇器都選擇寄存器旁路的路 徑。圖7結(jié)構(gòu)中的reg2與reg4寄存器都作為流水線寄存器起到時序優(yōu)化的作用，regO寄存器 對輸入數(shù)據(jù)既進(jìn)行時序優(yōu)化，又起延時單元的作用。
[0061 ]圖8根據(jù)轉(zhuǎn)置型FIR的結(jié)構(gòu)框圖配置成的一種轉(zhuǎn)置型FIR，可由電路結(jié)構(gòu)圖5配置， miDc5選擇器選擇寄存器使能的路徑，muxl，mux2，mux3選擇器都選擇寄存器旁路的路徑。
[0062] mux4選擇器控制的reg3為邏輯運(yùn)算單元上的流水線寄存器，在轉(zhuǎn)置型FIR中，選擇 該寄存器旁路或寄存器使能不影響轉(zhuǎn)置型FIR的功能，當(dāng)reg3寄存器使能時，轉(zhuǎn)置型FIR的 運(yùn)算速度會更快，如圖9所示。
[0063] 綜上可知，通過本發(fā)明的實(shí)施，至少存在W下有益效果：
[0064] 本發(fā)明提供了一種有限長沖激響應(yīng)濾波電路，直接通過硬核配置實(shí)現(xiàn)FIR，不需要 通過外部的寄存器和繞線，解決了現(xiàn)有FIR需要由軟IP實(shí)現(xiàn)的問題，減少了寄存器輸出到邏 輯運(yùn)算單元之間的延時，使其時序性能優(yōu)于通過軟IP實(shí)現(xiàn)的FIR。進(jìn)一步的，可通過硬核直 接配置支持直接型和轉(zhuǎn)置型的FIR濾波器，節(jié)省軟IP資源。進(jìn)一步的，直接使用已經(jīng)配置可 實(shí)現(xiàn)FIR濾波器能節(jié)省大量的FPGA繞線資源和寄存器資源。
[0065] W上僅是本發(fā)明的【具體實(shí)施方式】而已，并非對本發(fā)明做任何形式上的限制，凡是 依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對W上實(shí)施方式所做的任意簡單修改、等同變化、結(jié)合或修飾，均仍 屬于本發(fā)明技術(shù)方案的保護(hù)范圍。
【主權(quán)項(xiàng)】
1. 一種有限長沖激響應(yīng)濾波電路，其特征在于，包括:第一輸入端X、第二輸入端h、輸出 端P、乘法器及加法器、與所述第一輸入端X及第一輸入級聯(lián)數(shù)據(jù)cxi連接的第一支路、與所 述第二輸入端h連接的第二支路、連接所述加法器與所述輸出端p的第三支路，所述第一支 路輸出第一輸出級聯(lián)數(shù)據(jù)cxo,所述第一支路的輸出結(jié)果與所述第二支路的輸出結(jié)果輸入 所述乘法器，所述乘法器的輸出結(jié)果連接至所述加法器，所述加法器將所述乘法器的輸出 結(jié)果與第二輸入級聯(lián)數(shù)據(jù)cpi進(jìn)行運(yùn)算，輸出第二輸出級聯(lián)數(shù)據(jù)cpo; 所述第一支路包括第一選擇器muxO、第一輸入寄存器regO、第二選擇器mux 1，所述第一 選擇器muxO用于選擇數(shù)據(jù)為所述第一輸入端X或者所述第一輸入級聯(lián)數(shù)據(jù)cxi，所述第一選 擇器muxO連接所述第一輸入寄存器regO或者所述第二選擇器muxl，所述第一輸入寄存器 regO連接所述第二選擇器muxl，所述第二選擇器muxl用于選擇是否旁路所述第一輸入寄存 器regO，所述第二選擇器muxl輸出所述第一輸出級聯(lián)數(shù)據(jù)cxo，所述第二選擇器muxl的輸出 結(jié)果輸入所述乘法器； 所述第二支路包括第二輸入寄存器regl、第三選擇器mux2,所述第二輸入寄存器regl 連接所述第二輸入端h，所述第二輸入寄存器regl的輸出連接所述第三選擇器mux2，所述第 三選擇器muX2用于選擇是否旁路所述第二輸入寄存器regl，所述第三選擇器mu X2的輸出結(jié) 果輸入所述乘法器； 所述第三支路包括輸出寄存器reg4、第四選擇器mux5，所述輸出寄存器reg4的輸入連 接所述加法器，所述輸出寄存器reg4的輸出連接所述第四選擇器muX5,所述第四選擇器 mux5用于選擇是否旁路所述輸出寄存器reg4,所述第四選擇器muX5連接所述輸出端p，所述 第四選擇器mux5輸出所述第二輸出級聯(lián)數(shù)據(jù)cpo。2. 如權(quán)利要求1所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl使 能所述第一輸入寄存器regO，所述第三選擇器mux2使能所述第二輸入寄存器regl，所述第 四選擇器mu X5旁路所述輸出寄存器reg4,形成直接型有限長沖激響應(yīng)濾波電路。3. 如權(quán)利要求1所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl旁 路所述第一輸入寄存器regO，所述第三選擇器mux2旁路所述第二輸入寄存器regl，所述第 四選擇器mu X5使用所述輸出寄存器reg4,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。4. 如權(quán)利要求1所述的有限長沖激響應(yīng)濾波電路，其特征在于，還包括第四支路，所述 第二選擇器muxl通過所述第四支路輸出所述第一輸出級聯(lián)數(shù)據(jù)cxo;所述第四支路包括第 一流水線寄存器reg2、所述第五選擇器mux3,所述第一流水線寄存器reg2連接所述第二選 擇器muxl，所述第一流水線寄存器reg2的輸出連接所述第五選擇器mux3,所述第五選擇器 mux3用于選擇是否旁路所述第一流水線寄存器reg2,所述第五選擇器mux3輸出所述第一輸 出級聯(lián)數(shù)據(jù)CXO。5. 如權(quán)利要求4所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl使 能所述第一輸入寄存器regO，所述第三選擇器mux2使能所述第二輸入寄存器regl，所述第 四選擇器mux5旁路所述輸出寄存器reg4,所述第五選擇器mux3旁路所述第一流水線寄存器 reg2,形成直接型有限長沖激響應(yīng)濾波電路。6. 如權(quán)利要求4所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl使 能所述第一輸入寄存器regO，所述第三選擇器mux2使能所述第二輸入寄存器regl，所述第 四選擇器mux5使能所述輸出寄存器reg4，所述第五選擇器mux3使能所述第一流水線寄存器 reg2,形成直接型有限長沖激響應(yīng)濾波電路。7. 如權(quán)利要求4所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl旁 路所述第一輸入寄存器regO，所述第三選擇器mux2旁路所述第二輸入寄存器regl，所述第 四選擇器mux5使用所述輸出寄存器reg4,所述第五選擇器mux3旁路所述第一流水線寄存器 reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。8. 如權(quán)利要求1至7任一項(xiàng)所述的有限長沖激響應(yīng)濾波電路，其特征在于，還包括第五 支路，所述乘法器通過所述第五支路連接所述加法器;所述第五支路包括第二流水線寄存 器reg3、所述第六選擇器mux4，所述第二流水線寄存器reg3連接所述乘法器，所述第二流水 線寄存器reg2的輸出連接所述第六選擇器mux4,所述第六選擇器mux4用于選擇是否旁路所 述第二流水線寄存器reg2,所述第六選擇器mux4輸出至所述加法器。9. 如權(quán)利要求8所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl使 能所述第一輸入寄存器regO，所述第三選擇器mux2使能所述第二輸入寄存器regl，所述第 四選擇器mu X5旁路所述輸出寄存器reg4,所述第六選擇器muX4旁路所述第二流水線寄存器 reg2,形成直接型有限長沖激響應(yīng)濾波電路。10. 如權(quán)利要求8所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl 使能所述第一輸入寄存器regO，所述第三選擇器mux2使能所述第二輸入寄存器regl，所述 第四選擇器muX5旁路所述輸出寄存器reg4，所述第六選擇器mu X4使能所述第二流水線寄存 器reg2,形成直接型有限長沖激響應(yīng)濾波電路。11. 如權(quán)利要求8所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl 旁路所述第一輸入寄存器regO，所述第三選擇器mux2旁路所述第二輸入寄存器regl，所述 第四選擇器muX5使用所述輸出寄存器reg4,所述第六選擇器mu X4旁路所述第二流水線寄存 器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。12. 如權(quán)利要求8所述的有限長沖激響應(yīng)濾波電路，其特征在于，所述第二選擇器muxl 旁路所述第一輸入寄存器regO，所述第三選擇器mux2旁路所述第二輸入寄存器regl，所述 第四選擇器mux5使用所述輸出寄存器reg4，所述第六選擇器mux4使能所述第二流水線寄存 器reg2,形成轉(zhuǎn)置型有限長沖激響應(yīng)濾波電路。13. -種可編程邏輯器件，其特征在于，設(shè)置有如權(quán)利要求1至12任一項(xiàng)所述的有限長 沖激響應(yīng)濾波電路。
【文檔編號】H03H17/00GK105827217SQ201610120510
【公開日】2016年8月3日
【申請日】2016年3月3日
【發(fā)明人】蒲迪鋒
【申請人】深圳市紫光同創(chuàng)電子有限公司