一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)的制作方法
【專利摘要】本發(fā)明涉及一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)。模數(shù)轉(zhuǎn)換器結(jié)構(gòu)包括比較器、邏輯控制單元和數(shù)模轉(zhuǎn)換器。數(shù)模轉(zhuǎn)換器包括電容式子DA結(jié)構(gòu)、電阻式子DA結(jié)構(gòu)和輸入共模設(shè)置電路。電阻式子DA結(jié)構(gòu)包括第一譯碼電路、第二譯碼電路和電阻串。電阻串由2K?1+1個(gè)電阻依次串聯(lián)構(gòu)成，電阻串的下端接參考地電平，上端接基準(zhǔn)電平，電阻串的每個(gè)電阻的下端抽頭引出分別與第一譯碼電路相連，第2K?1+1電阻的上端抽頭引出與第一譯碼電路相連，第一電阻至第2K?1電阻的下端抽頭引出分別與第二譯碼電路相連，第一譯碼電路通過(guò)第一開(kāi)關(guān)接入比較器的正輸入端，第二譯碼電路通過(guò)第二電容與輸入共模設(shè)置電路相連。采用電阻串復(fù)用結(jié)構(gòu)，降低了由于電阻失配而造成的積分非線性和微分非線性。
【專利說(shuō)明】
-種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)
技術(shù)領(lǐng)域
[0001] 本發(fā)明屬于模擬數(shù)字轉(zhuǎn)換的技術(shù)領(lǐng)域，具體設(shè)及一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié) 構(gòu)。
【背景技術(shù)】
[0002] 目前，隨著數(shù)字信號(hào)處理技術(shù)快速發(fā)展，使得通信技術(shù)得到了長(zhǎng)足的進(jìn)步，運(yùn)也使 得對(duì)模擬數(shù)字轉(zhuǎn)換器(Analog-to-Digital Converter，ADC)的轉(zhuǎn)換精度要求也越來(lái)越高。 ADC有多種結(jié)構(gòu)，包括快閃式、兩步式、逐次逼近式、流水線型、折疊插值型、X-A型等。其中 的逐次逼近模擬數(shù)字轉(zhuǎn)換器雖然轉(zhuǎn)換速度和轉(zhuǎn)換精度均為中等，但是由于其具有低成本和 低功耗的特點(diǎn)，從而得到了廣泛的應(yīng)用。
[0003] SAR ADC結(jié)構(gòu)原理圖如圖1所示，其主要包括一個(gè)比較器101，一個(gè)逐次逼近的邏輯 控制單元 102,一個(gè)數(shù)模轉(zhuǎn)換器(Digital-t〇-Analog Converter，DAC) 103。
[0004] 其工作原理為:在正常工作情況下，首先對(duì)輸入的模擬信號(hào)進(jìn)行采樣，在采樣周期 結(jié)束后保持采樣后的值Vin。接著進(jìn)入比較周期。在比較周期的第一個(gè)時(shí)鐘脈沖的作用下， 邏輯控制單元輸出10000... 0的數(shù)字信號(hào)傳遞到數(shù)模轉(zhuǎn)換器103中，數(shù)模轉(zhuǎn)換器103將該數(shù) 字信號(hào)轉(zhuǎn)換成為模擬信號(hào)(Vdag，此時(shí)Vdag為化ef/2)送入比較器101，比較器101將該模擬信 號(hào)(Vdac)與采樣周期結(jié)束時(shí)得到的模擬輸入信號(hào)Vin進(jìn)行比較，若Vin ^DAC,則比較器101輸 出置為1，否則，比較器101輸出置為0,并將該比較結(jié)果存儲(chǔ)于數(shù)據(jù)寄存器的最高位;在比較 周期的第二個(gè)時(shí)鐘脈沖作用下，邏輯控制單元102控制移位寄存器的下一位置為1，其他位 置為0,若上一位比較結(jié)果為1，則邏輯控制單元輸出11000. . .0的數(shù)字信號(hào)傳遞到數(shù)模轉(zhuǎn)換 器103中，如果上一位比較結(jié)果為0,則邏輯控制單元102輸出01000. . .0的數(shù)字信號(hào)傳遞到 數(shù)模轉(zhuǎn)換器103中，數(shù)模轉(zhuǎn)換器103將對(duì)該數(shù)字信號(hào)進(jìn)行轉(zhuǎn)換后得到的模擬信號(hào)送入比較 器，比較器將該模擬信號(hào)與采樣周期結(jié)束時(shí)得到的模擬輸入信號(hào)Vin進(jìn)行比較，并將比較結(jié) 果存儲(chǔ)于數(shù)據(jù)存儲(chǔ)器的次高位，如此循環(huán)，若數(shù)模轉(zhuǎn)換器103的轉(zhuǎn)換精度為N位，則經(jīng)過(guò)N個(gè) 時(shí)鐘脈沖后，比較周期結(jié)束，在數(shù)據(jù)存儲(chǔ)器中存儲(chǔ)的數(shù)字信號(hào)即為轉(zhuǎn)換后得到的數(shù)字信號(hào)。
[0005] SAR ADC結(jié)構(gòu)的核屯、單元為數(shù)模轉(zhuǎn)換器103,常見(jiàn)的數(shù)模轉(zhuǎn)換器103結(jié)構(gòu)有電壓型、 電流型、電流艙型、電荷型W及混合型。電壓型、電流型、電流艙型DAC由于隨著位數(shù)的提高， 面積和功耗呈指數(shù)型增長(zhǎng)，而且靜態(tài)功耗也隨之增大。電荷型DAC雖然靜態(tài)功耗較低，但是 電荷型DAC和電壓型、電流型、電流艙型DAC-樣，隨著位數(shù)的提高，面積和功耗呈指數(shù)型增 長(zhǎng)，為解決此問(wèn)題而提出了縮放型DAC結(jié)構(gòu)?？s放型DAC包括相同縮放類型DAC和不同縮放類 型DAC，不同縮放類型由于能夠更好地在匹配精度、面積和分辨率之間進(jìn)行折中，從而得到 了較為廣泛的應(yīng)用，其中典型的結(jié)構(gòu)為MSB子DAC采用電荷按比例縮放而LSB子DAC采用電壓 按比例縮放。運(yùn)種結(jié)構(gòu)由于MSB采用電荷按比例縮放而使得MSB精度較高，LSB采用電壓按比 例縮放能夠保證LSB是單調(diào)的，運(yùn)種結(jié)構(gòu)的原理圖如圖2所示。
[0006] 圖2所示的是常規(guī)的混合型SAR ADC結(jié)構(gòu)。運(yùn)種混合型SAR ADC結(jié)構(gòu)主要包括一個(gè) 比較器201，一個(gè)逐次逼近的邏輯控制單元202,一個(gè)數(shù)模轉(zhuǎn)換器203。數(shù)模轉(zhuǎn)換器203結(jié)構(gòu)包 括MSB子DA結(jié)構(gòu)2031和LSB子DAC結(jié)構(gòu)2032dMSB子DAC結(jié)構(gòu)2031采用電荷按比例縮放而LSB子 DAC結(jié)構(gòu)2032采用電壓按比例縮放的結(jié)構(gòu)。其中LSB子DAC結(jié)構(gòu)2032中使用了2K個(gè)電阻值相 同的電阻依次串聯(lián)，連接于基準(zhǔn)電平化ef和參考地電平之間，從參考地電平往基準(zhǔn)電平方 向依次編號(hào)為化至馬個(gè)電阻的作用是產(chǎn)生與K位數(shù)字輸入對(duì)應(yīng)的模擬電壓值，于是使用 了2K個(gè)開(kāi)關(guān)從每個(gè)電阻下方進(jìn)行抽頭。但運(yùn)種混合型SAR ADC結(jié)構(gòu)中會(huì)出現(xiàn)電阻失配的情 況，運(yùn)就會(huì)造成混合型SAR ADC結(jié)構(gòu)的積分非線性和微分非線性。

【發(fā)明內(nèi)容】

[0007]本發(fā)明要解決的技術(shù)問(wèn)題是提供一種能夠降低積分非線性和微分非線性的逐次 逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)。
[000引為了解決上述技術(shù)問(wèn)題，本發(fā)明采用的一種技術(shù)方案是:一種逐次逼近式模數(shù)轉(zhuǎn) 換器結(jié)構(gòu)，包括比較器、逐次逼近的邏輯控制單元和數(shù)模轉(zhuǎn)換器。所述數(shù)模轉(zhuǎn)換器包括電容 式子DA結(jié)構(gòu)、電阻式子DA結(jié)構(gòu)和輸入共模設(shè)置電路，所述電阻式子DA結(jié)構(gòu)包括第一譯碼電 路、第二譯碼電路和電阻串，所述輸入共模設(shè)置電路的輸出端與比較器的負(fù)輸入端相連，所 述電容式子DA結(jié)構(gòu)的輸出端與比較器的正輸入端相連，所述比較器的輸出端與邏輯控制單 元的輸入端相連，所述邏輯控制單元的輸出端分別與電容式子DA結(jié)構(gòu)輸入端、電阻式子DA 結(jié)構(gòu)的輸入端W及數(shù)據(jù)存儲(chǔ)器相連，所述邏輯控制單元生成N位數(shù)字信號(hào)，其中高M(jìn)位輸出 給電容式子DA結(jié)構(gòu)，低K位輸出給電阻式子DA結(jié)構(gòu)，N = M+K，所述電阻串由2K-1+1個(gè)電阻，依 次串聯(lián)構(gòu)成，所述電阻串從下往上依次編號(hào)為第一電阻至第2K-1+1電阻，第一電阻至第2K-1 電阻的電阻值均為R，第2K-1+1電阻的電阻值為2K-1R，所述電阻串的下端接參考地電平，上端 接基準(zhǔn)電平，所述電阻串的每個(gè)電阻的下端抽頭引出分別與第一譯碼電路相連，第2K-1+1電 阻的上端抽頭引出與第一譯碼電路相連，所述第一電阻至第2K-1電阻的下端抽頭引出分別 與第二譯碼電路相連，所述第一譯碼電路通過(guò)第一開(kāi)關(guān)接入比較器的正輸入端，所述第一 開(kāi)關(guān)為單刀雙擲開(kāi)關(guān)，所述第一開(kāi)關(guān)的一個(gè)動(dòng)端接模擬輸入信號(hào)，另一個(gè)動(dòng)端接第一譯碼 電路，固定端接第一電容的下端，第一電容的上端接比較器的正輸入端，第二譯碼電路通過(guò) 第二電容與輸入共模設(shè)置電路相連。
[0009] 具體的，所述電容式子DA結(jié)構(gòu)包括與邏輯控制單元相連的開(kāi)關(guān)網(wǎng)絡(luò)和與開(kāi)關(guān)網(wǎng)絡(luò) 連接的電容陣列，所述開(kāi)關(guān)網(wǎng)絡(luò)還分別與模擬輸入信號(hào)、基準(zhǔn)電平W及參考地電平相連，所 述電容陣列由個(gè)并聯(lián)的電容構(gòu)成，所述/-1個(gè)電容的電容值依次為C、2C、…、2M- 2C、2M-1c， 所述電容陣列的上端接入比較器的正輸入端，下端與開(kāi)關(guān)網(wǎng)絡(luò)相連。
[0010] 具體的，所述輸入共模設(shè)置電路包括第=電容和第四電容，所述第=電容的電容 值為/-Ic,所述第四電容的電容值為(2M-1-1)C，所述第S電容的上端接基準(zhǔn)電平，所述第S 電容的下端與第四電容的上端相連后接入比較器的負(fù)輸入端，所述第四電容的下端接參考 地電平，所述第二電容的上端接入在第=電容和第四電容之間，所述第二電容的下端與第 二譯碼電路相連。
[0011] 本發(fā)明的范圍，并不限于上述技術(shù)特征的特定組合而成的技術(shù)方案，同時(shí)也應(yīng)涵 蓋由上述技術(shù)特征或其等同特征進(jìn)行任意組合而形成的其它技術(shù)方案。例如上述特征與本 申請(qǐng)中公開(kāi)的(但不限于)具有類似功能的技術(shù)特征進(jìn)行互相替換而形成的技術(shù)方案等。
[0012] 由于上述技術(shù)方案運(yùn)用，本發(fā)明與現(xiàn)有技術(shù)相比具有下列優(yōu)點(diǎn)：在常規(guī)的混合型 SAR ADC結(jié)構(gòu)基礎(chǔ)上采用電阻串復(fù)用結(jié)構(gòu)，將高于第2K-1個(gè)電阻的抽頭整體下移2K-1個(gè)電阻， 使其整體下降0.5倍的基準(zhǔn)電平，將下移后的抽頭與第二譯碼電路相連，并通過(guò)輸入共模設(shè) 置電路接入比較器的負(fù)輸入端。運(yùn)樣，本發(fā)明所述的一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)在工 作過(guò)程中僅使用低2K-1個(gè)電阻，從而降低了由于電阻失配而造成的積分非線性和微分非線 性。
【附圖說(shuō)明】
[OOU]圖1為SAR ADC結(jié)構(gòu)的結(jié)構(gòu)原理圖；
[0014] 圖2為常規(guī)的混合型SAR ADC結(jié)構(gòu)的電路原理圖；
[0015] 圖3為本發(fā)明一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)的電路原理圖；
[0016] 圖4為采用本發(fā)明模數(shù)轉(zhuǎn)換器結(jié)構(gòu)的10位SAR ADC結(jié)構(gòu)示意圖；
[0017] 圖5為10位SAR ADC結(jié)構(gòu)的譯碼電路圖；
[001引其中：1、比較器;2、邏輯控制單元;3、數(shù)模轉(zhuǎn)換器;31、電容式子DA結(jié)構(gòu);32、電阻式 子DA結(jié)構(gòu)；33、輸入共模設(shè)置電路;311、開(kāi)關(guān)網(wǎng)絡(luò)；321、第一譯碼電路;322、第二譯碼電路； 101、比較器;102、邏輯控制單元；103、數(shù)模轉(zhuǎn)換器;201、比較器;202、邏輯控制單元;203、數(shù) 模轉(zhuǎn)換器;2031、MSB子DAC結(jié)構(gòu)；2032、LSB子DAC結(jié)構(gòu)。
【具體實(shí)施方式】
[0019] 如圖3所示，本發(fā)明所述的一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，包括比較器1、逐次逼 近的邏輯控制單元2和數(shù)模轉(zhuǎn)換器3。所述數(shù)模轉(zhuǎn)換器3包括電容式子DA結(jié)構(gòu)31、電阻式子DA 結(jié)構(gòu)32和輸入共模設(shè)置電路33。所述輸入共模設(shè)置電路33的輸出端與比較器1的負(fù)輸入端 相連。所述電容式子DA結(jié)構(gòu)31的輸出端與比較器1的正輸入端相連，所述比較器1的輸出端 與邏輯控制單元2的輸入端相連。所述邏輯控制單元2的輸出端分別與電容式子DA結(jié)構(gòu)31輸 入端、電阻式子DA結(jié)構(gòu)32的輸入端W及數(shù)據(jù)存儲(chǔ)器（圖未示)相連。所述邏輯控制單元2生成 N位數(shù)字信號(hào)，其中高M(jìn)位輸出給電容式子DA結(jié)構(gòu)31，低K位輸出給電阻式子DA結(jié)構(gòu)32，N=M+ K。
[0020] 所述電容式子DA結(jié)構(gòu)包括與邏輯控制單元2相連的開(kāi)關(guān)網(wǎng)絡(luò)311和與開(kāi)關(guān)網(wǎng)絡(luò)311 連接的電容陣列。所述開(kāi)關(guān)網(wǎng)絡(luò)311還分別與模擬輸入信號(hào)Vin、基準(zhǔn)電平化ef W及參考地 電平gnd相連。所述電容陣列由2^-1個(gè)并聯(lián)的電容構(gòu)成，所述2^-1個(gè)電容的電容值依次為C、 2C、…、2M- 2C、2M-1c。所述電容陣列的上端接入比較器1的正輸入端，下端與開(kāi)關(guān)網(wǎng)絡(luò)311相 連。
[0021] 所述電阻式子DA結(jié)構(gòu)32包括第一譯碼電路321、第二譯碼電路322和電阻串。所述 電阻串由2K-1+1個(gè)電阻，依次串聯(lián)構(gòu)成，所述電阻串從下往上依次編號(hào)為第一電阻Ri至第 2K-1 + 1電阻淀2 *-,+1，第一電阻Ri至第2K-1電阻義+ ,的電阻值均為R，第2K-1 + 1電阻 巧；*-, + ,的電阻值為2K-1R。所述電阻串的下端接參考地電平gnd，上端接基準(zhǔn)電平化ef，所述 電阻串的每個(gè)電阻的下端抽頭引出分別與第一譯碼電路321相連，第2K-1+1電阻的 上端抽頭引出與第一譯碼電路321相連，所述第一電阻Ri至第2K-1電阻S 的下端抽頭 引出分別與第二譯碼電路322相連，所述第一譯碼電路321通過(guò)第一開(kāi)關(guān)Si接入比較器1的 正輸入端，所述第一開(kāi)關(guān)Si為單刀雙擲開(kāi)關(guān)，所述第一開(kāi)關(guān)Si的一個(gè)動(dòng)端接模擬輸入信號(hào) Vin,另一個(gè)動(dòng)端接第一譯碼電路321，固定端接第一電容Cl的下端，第一電容Cl的上端接比 較器1的正輸入端，第二譯碼電路322通過(guò)第二電容C2與輸入共模設(shè)置電路33相連。
[0022]所述輸入共模設(shè)置電路33包括第=電容和第四電容，所述第=電容的電容值為/ ^C,所述第四電容的電容值為(2M-1-1)C，所述第S電容的上端接基準(zhǔn)電平化ef，所述第S電 容的下端與第四電容的上端相連后接入比較器1的負(fù)輸入端，所述第四電容的下端接參考 地電平gnd，所述第二電容C2的上端接入在第=電容和第四電容之間，所述第二電容C2的下 端與第二譯碼電路322相連。
[002引如圖4所示，WlO位分辨率的SAR ADC結(jié)構(gòu)采用本發(fā)明所述的逐次逼近式模數(shù)轉(zhuǎn)換 器結(jié)構(gòu)為例。其中電容式子DA結(jié)構(gòu)31為4位，電阻式子DA結(jié)構(gòu)32為6位。電容陣列共由四個(gè)電 容并聯(lián)構(gòu)成，電容值依次為8C、4C、2C和C。開(kāi)關(guān)網(wǎng)絡(luò)311受輸入數(shù)字信號(hào)的高4位和采樣時(shí)鐘 的控制，用來(lái)采樣和量化輸入信號(hào)。第一譯碼電路321和第二譯碼電路322均為6-64譯碼電 路。電阻串共有34個(gè)抽頭連接第一譯碼電路321，第一電容Cl的電容值為C。第一開(kāi)關(guān)Si受輸 入數(shù)字信號(hào)的低6位和采樣時(shí)鐘的控制，用來(lái)采樣和量化輸入信號(hào)。電阻串共有32個(gè)抽頭連 接于第二譯碼電路322。輸入共模設(shè)置電路33中的第S電容電容值為8C，第四電容的電容值 為7C。
[0024] 本實(shí)施例所述的10位逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)系統(tǒng)上電后，在采樣相期間，輸 入信號(hào)Vin接入到電容陣列，對(duì)輸入信號(hào)Vin進(jìn)行采樣，Vinp = Vin。然后利用二進(jìn)制捜索算 法對(duì)采樣的Vin進(jìn)行量化編碼。量化開(kāi)始時(shí)，邏輯控制單元2首先設(shè)置最高有效位MSB為1，其 它位為0,輸出連接到電容式子DA結(jié)構(gòu)31。電容式子DA結(jié)構(gòu)31產(chǎn)生輸出電壓Vi叩=Vin-0.5Vref，與Vinn進(jìn)行做差，接著通過(guò)比較器1進(jìn)行比較電壓值Vinp-Vinn和參考地電平gnd 的大小。
[0025] 如果Vinp-Vinn大于0，則比較器1輸出1，邏輯控制單元2使最高有效位MSB保持為 1，反之最高有效位MSB被置位為0。然后邏輯控制單元2設(shè)置最高有效位MSB的下一位為1，進(jìn) 行下一位的比較。當(dāng)比較到第MSB-3位時(shí)，比較器1正輸入端
比較器1負(fù)輸入端Vinn為參考地電平，如果Vinp-Vinn大于0,則當(dāng)前位設(shè)置為1，反之，當(dāng)前 位設(shè)置為0。然后轉(zhuǎn)換為電阻式子DA結(jié)構(gòu)32進(jìn)行數(shù)模轉(zhuǎn)換。進(jìn)行下一位比較時(shí)，邏輯控制單 元2設(shè)置第MSB-4位為1，比較器1正輸入端
比較器1負(fù)輸入
端Vinn為參考地電平，如果Vinp-Vinn大于0,則當(dāng)前位設(shè)置為1，反之，當(dāng)前位設(shè)置為0。在進(jìn) 紅了一佑hk標(biāo)*n里A前鮮比較結(jié)果為1，則比較器正輸入端V i n P不變，值為 比較器1負(fù)輸入端隨Vinn輸入的量化編碼改變，值為 ， 口果當(dāng)前位比較結(jié)果為0,則比較器1負(fù)輸入端不變，值為0， 比較器1正輸入端隨輸入的量化編碼改變，值為
如此循環(huán)，直到最后一位比較結(jié)束，將比較結(jié)果保存在數(shù)據(jù)存儲(chǔ)器中，此時(shí)本發(fā)明所述的逐 次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)就完成了對(duì)輸入信號(hào)Vin的量化編碼。
[0026] 圖5為上述實(shí)施例采用的譯碼電路圖。其中，DO為最高位，D9為最低位。
[0027] 假定Di = I表示對(duì)應(yīng)的開(kāi)關(guān)處于導(dǎo)通狀態(tài)，相反，Di = O表示對(duì)應(yīng)的開(kāi)關(guān)處于關(guān)斷 狀態(tài)。第一譯碼電路321自電阻串底端向上共有34個(gè)抽頭，第i個(gè)抽頭Q含32)連接于第i個(gè) 電阻下方，對(duì)應(yīng)的開(kāi)關(guān)在Y = D4D5D6D7D8D9= (i-1 )d時(shí)導(dǎo)通;第33個(gè)抽頭連接于第32個(gè)電阻 上方，對(duì)應(yīng)的開(kāi)關(guān)在Y = D4D5D6D7D8D9=(100000)b時(shí)導(dǎo)通；第33個(gè)抽頭連接于基準(zhǔn)電平 Vref，在Y = D4D5D6D7D8D9〉（l〇〇〇〇〇)b時(shí)導(dǎo)通。第二譯碼電路322自電阻串底端向上共有32 個(gè)抽頭，第1個(gè)抽頭連接于第1個(gè)電阻下方，對(duì)應(yīng)的開(kāi)關(guān)在Y = D4D5D6D7D8D9含（lOOOOO)b時(shí) 導(dǎo)通;第j+1個(gè)抽頭0。1)連接于第j個(gè)電阻上方，對(duì)應(yīng)的開(kāi)關(guān)在Y = D4D5D6D7D8D9 = (64-j)d時(shí)導(dǎo)通。通過(guò)運(yùn)種方式，在輸入低6位數(shù)字信號(hào)時(shí)，總能使得兩個(gè)譯碼器輸出一定的電壓 值，提供給終端電容，完成電阻式數(shù)模轉(zhuǎn)換。
[0028] 如上所述，我們完全按照本發(fā)明的宗旨進(jìn)行了說(shuō)明，但本發(fā)明并非局限于上述實(shí) 施例和實(shí)施方法。相關(guān)技術(shù)領(lǐng)域的從業(yè)者可在本發(fā)明的技術(shù)思想許可的范圍內(nèi)進(jìn)行不同的 變化及實(shí)施。
【主權(quán)項(xiàng)】
1. 一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，包括比較器、逐次逼近的邏輯控制單元和數(shù)模轉(zhuǎn) 換器，其特征在于:所述數(shù)模轉(zhuǎn)換器包括電容式子DA結(jié)構(gòu)、電阻式子DA結(jié)構(gòu)和輸入共模設(shè)置 電路，所述電阻式子DA結(jié)構(gòu)包括第一譯碼電路、第二譯碼電路和電阻串，所述輸入共模設(shè)置 電路的輸出端與比較器的負(fù)輸入端相連，所述電容式子D A結(jié)構(gòu)的輸出端與比較器的正輸入 端相連，所述比較器的輸出端與邏輯控制單元的輸入端相連，所述邏輯控制單元的輸出端 分別與電容式子DA結(jié)構(gòu)輸入端、電阻式子DA結(jié)構(gòu)的輸入端以及數(shù)據(jù)存儲(chǔ)器相連，所述邏輯 控制單元生成N位數(shù)字信號(hào)，其中高Μ位輸出給電容式子DA結(jié)構(gòu)，低K位輸出給電阻式子DA結(jié) 構(gòu)，Ν=Μ+Κ，所述電阻串由2 Κ4+1個(gè)電阻，依次串聯(lián)構(gòu)成，所述電阻串從下往上依次編號(hào)為第 一電阻至第2H+1電阻，第一電阻至第2Κ4電阻的電阻值均為R，第2H+1電阻的電阻值為2 Κ_ 所述電阻串的下端接參考地電平，上端接基準(zhǔn)電平，所述電阻串的每個(gè)電阻的下端抽頭 引出分別與第一譯碼電路相連，第2H+1電阻的上端抽頭引出與第一譯碼電路相連，所述第 一電阻至第2Κ4電阻的下端抽頭引出分別與第二譯碼電路相連，所述第一譯碼電路通過(guò)第 一開(kāi)關(guān)接入比較器的正輸入端，所述第一開(kāi)關(guān)為單刀雙擲開(kāi)關(guān)，所述第一開(kāi)關(guān)的一個(gè)動(dòng)端 接模擬輸入信號(hào)，另一個(gè)動(dòng)端接第一譯碼電路，固定端接第一電容的下端，第一電容的上端 接比較器的正輸入端，第二譯碼電路通過(guò)第二電容與輸入共模設(shè)置電路相連。2. 根據(jù)權(quán)利要求1所述的一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，其特征在于:所述電容式子 DA結(jié)構(gòu)包括與邏輯控制單元相連的開(kāi)關(guān)網(wǎng)絡(luò)和與開(kāi)關(guān)網(wǎng)絡(luò)連接的電容陣列，所述開(kāi)關(guān)網(wǎng)絡(luò) 還分別與模擬輸入信號(hào)、基準(zhǔn)電平以及參考地電平相連，所述電容陣列由2Η個(gè)并聯(lián)的電容 構(gòu)成，所述2 Μ<個(gè)電容的電容值依次為(^(^…^^^"^，所述電容陣列的上端接入比較 器的正輸入端，下端與開(kāi)關(guān)網(wǎng)絡(luò)相連。3. 根據(jù)權(quán)利要求1所述的一種逐次逼近式模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，其特征在于:所述輸入共模 設(shè)置電路包括第三電容和第四電容，所述第三電容的電容值為2HC，所述第四電容的電容 值為(2 M4-1)C，所述第三電容的上端接基準(zhǔn)電平，所述第三電容的下端與第四電容的上端 相連后接入比較器的負(fù)輸入端，所述第四電容的下端接參考地電平，所述第二電容的上端 接入在第三電容和第四電容之間，所述第二電容的下端與第二譯碼電路相連。
【文檔編號(hào)】H03M1/10GK105827245SQ201610144769
【公開(kāi)日】2016年8月3日
【申請(qǐng)日】2016年3月14日
【發(fā)明人】魏敬和, 黃尚明, 戴強(qiáng)
【申請(qǐng)人】中國(guó)電子科技集團(tuán)公司第五十八研究所