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      數(shù)據(jù)截止位提取電路、串并轉(zhuǎn)換電路以及串行點(diǎn)燈電路的制作方法

      文檔序號:10515045閱讀:345來源:國知局
      數(shù)據(jù)截止位提取電路、串并轉(zhuǎn)換電路以及串行點(diǎn)燈電路的制作方法
      【專利摘要】本發(fā)明提供了一種數(shù)據(jù)截止位提取電路、串并轉(zhuǎn)換電路以及串行點(diǎn)燈電路,其中,在該數(shù)據(jù)截止位提取電路中包括:第一邊沿觸發(fā)器、第二邊沿觸發(fā)器以及一反相器,其中,第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的數(shù)據(jù)輸入端連接,反相器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的時鐘端連接;時鐘信號分別接入第一邊沿觸發(fā)器和第二邊沿觸發(fā)器的復(fù)位端,數(shù)據(jù)信號分別接入第一邊沿觸發(fā)器的時鐘端和反相器的數(shù)據(jù)輸入端;在一個數(shù)據(jù)周期內(nèi),數(shù)據(jù)信號中包括一數(shù)據(jù)截止位,當(dāng)時鐘信號結(jié)束后,第一邊沿觸發(fā)器和第二邊沿觸發(fā)器提取數(shù)據(jù)截止位并將其作為時鐘輸入,在截止數(shù)據(jù)位結(jié)束后保持第二邊沿觸發(fā)器高電平輸出。以此提高串并轉(zhuǎn)換電路和串行點(diǎn)燈電路的容錯能力。
      【專利說明】
      數(shù)據(jù)截止位提取電路、串并轉(zhuǎn)換電路以及串行點(diǎn)燈電路
      技術(shù)領(lǐng)域
      [0001]本發(fā)明涉及通信技術(shù)領(lǐng)域,尤其涉及一種數(shù)據(jù)截止位提取電路、一種串并轉(zhuǎn)換電路以及一種串行點(diǎn)燈電路。
      【背景技術(shù)】
      [0002]現(xiàn)如今,隨著芯片集成度的提高,芯片的運(yùn)行速率也越來越高,以前很多采用平行設(shè)計的總線方式逐漸被串行替代,其將組成數(shù)據(jù)和字符的碼元,按時序逐位予以傳輸,該方式需信道數(shù)目較少,但是因?yàn)槊看沃荒軅鬏斠晃粩?shù)據(jù),所以傳輸速度比較低。特別適合遠(yuǎn)距離傳輸;再有,對于那些與計算機(jī)相距不遠(yuǎn)的人機(jī)交換設(shè)備和串行存儲的外部設(shè)備,如打印機(jī)等,采用串行方式交換數(shù)據(jù)也很普遍。
      [0003]串行數(shù)據(jù)常規(guī)數(shù)據(jù)格式一般采用兩線制,其中一根線傳輸時鐘信號,另一根線傳輸數(shù)據(jù)信號。在每個時鐘的上升沿獲取相關(guān)的數(shù)據(jù),然后通過串轉(zhuǎn)并行的邏輯芯片實(shí)現(xiàn)串并的數(shù)據(jù)轉(zhuǎn)換,目前,這種串并轉(zhuǎn)換的邏輯芯片多為由移位寄存器形成的串并轉(zhuǎn)換電路,具體數(shù)據(jù)格式如圖1所示。如果在工作過程中時鐘信號出現(xiàn)了圖2所示的誤碼,由目前常規(guī)的串并轉(zhuǎn)換電路沒有容錯功能,在電路實(shí)現(xiàn)對最終輸出數(shù)據(jù)的獲取始終出現(xiàn)亂碼,直到斷電或者重新復(fù)位才會恢復(fù)正常。
      [0004]目前,常規(guī)的LED(LightEmitting D1de,發(fā)光二極管)一般都采用串行的方式進(jìn)行點(diǎn)燈。但是當(dāng)串行數(shù)據(jù)在傳輸?shù)倪^程中誤碼后就出造成整個點(diǎn)燈系統(tǒng)的不正常顯示,只有通過重新復(fù)位的方式才能糾正;且為了讓用戶感受不到LED燈的狀態(tài)轉(zhuǎn)換,串行數(shù)據(jù)傳輸?shù)念l率必須控制在50Hz(赫茲)左右,在這過程中,浪費(fèi)了CPU(Central Processing Unit,中央處理器)資源不必要的浪費(fèi)。

      【發(fā)明內(nèi)容】

      [0005]針對上述問題,本發(fā)明提供了一種數(shù)據(jù)截止位提取電路、一種串并轉(zhuǎn)換電路以及一種串行點(diǎn)燈電路,通過該數(shù)據(jù)截止位提取電路提高了串并轉(zhuǎn)換電路和串行點(diǎn)燈電路的容錯能力。
      [0006]本發(fā)明提供的技術(shù)方案如下:
      [0007]—種數(shù)據(jù)截止位提取電路,包括:第一邊沿觸發(fā)器、第二邊沿觸發(fā)器以及一反相器,其中,所述第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的數(shù)據(jù)輸入端連接,所述反相器的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的時鐘端連接;時鐘信號分別接入所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器的復(fù)位端,數(shù)據(jù)信號分別接入所述第一邊沿觸發(fā)器的時鐘端和所述反相器的數(shù)據(jù)輸入端;
      [0008]在一個數(shù)據(jù)周期內(nèi),所述數(shù)據(jù)信號中包括一數(shù)據(jù)截止位,且所述數(shù)據(jù)信號的位數(shù)大于所述時鐘信號中時鐘周期的數(shù)量;所述數(shù)據(jù)截止位位于所述時鐘信號結(jié)束后所述數(shù)據(jù)信號中對應(yīng)的數(shù)據(jù)位;
      [0009]在一個數(shù)據(jù)周期內(nèi),當(dāng)所述時鐘信號結(jié)束后,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器提取所述數(shù)據(jù)截止位并將其作為時鐘輸入,在所述截止數(shù)據(jù)位結(jié)束后保持所述第二邊沿觸發(fā)器高電平輸出。
      [0010]我們知道串行數(shù)據(jù)常規(guī)數(shù)據(jù)格式一般采用兩線制,其中一根線傳輸時鐘信號,另一根線傳輸數(shù)據(jù)信號,且在一個數(shù)據(jù)周期內(nèi),時鐘信號中的時鐘周期和數(shù)據(jù)信號中的位數(shù)一一對應(yīng)設(shè)置,以此時鐘信號結(jié)束后,數(shù)據(jù)信號也傳輸完畢(完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換和輸出)。但是,由現(xiàn)有的這種串并轉(zhuǎn)換方式中存在的缺陷,在本技術(shù)方案中,我們在現(xiàn)有的數(shù)據(jù)信號中添加一位數(shù)據(jù)截止位,且將時鐘信號作為第一邊沿觸發(fā)器和第二邊沿觸發(fā)器的復(fù)位輸入,同時將該數(shù)據(jù)截止位作為第一邊沿觸發(fā)器和第二邊沿觸發(fā)器的時鐘輸入,當(dāng)該數(shù)據(jù)截止位結(jié)束后,該數(shù)據(jù)截止位提取電路保持高電位輸出(鎖存輸出),直到下個數(shù)據(jù)周期到來,以此實(shí)現(xiàn)目的。
      [0011]進(jìn)一步優(yōu)選地,在一個數(shù)據(jù)周期內(nèi),所述數(shù)據(jù)信號中包括數(shù)據(jù)信號位和數(shù)據(jù)截止位;所述數(shù)據(jù)信號位與所述時鐘信號中的時鐘周期一一對應(yīng),所述數(shù)據(jù)截止位位于所述數(shù)據(jù)信號位之后。
      [0012]進(jìn)一步優(yōu)選地,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器中分別包括兩個數(shù)據(jù)輸入端;其中,所述第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的一個數(shù)據(jù)輸入端連接;所述第一邊沿觸發(fā)器的兩個數(shù)據(jù)輸入端及所述第二邊沿觸發(fā)器的另一個數(shù)據(jù)輸入端均接入高電平。
      [0013]在本技術(shù)方案中,在兩個邊沿觸發(fā)器中都包括兩個數(shù)據(jù)輸入端,只有其中一個數(shù)據(jù)輸入端為高電平時,另外一個數(shù)據(jù)輸入端中的輸入數(shù)據(jù)才能在該邊沿觸發(fā)器中進(jìn)行輸出。換言之,只要兩個數(shù)據(jù)輸入端中有一個為低電平,該邊沿觸發(fā)器輸出低電平(兩個數(shù)據(jù)輸入端與數(shù)據(jù)輸出端是與邏輯關(guān)系)。
      [0014]進(jìn)一步優(yōu)選地,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器為上升沿觸發(fā)器。
      [0015]進(jìn)一步優(yōu)選地,所述第一邊沿觸發(fā)器中包括第一與門和第一 D觸發(fā)器,所述第一與門的數(shù)據(jù)輸出端與所述第一 D觸發(fā)器的數(shù)據(jù)輸入端連接;
      [0016]所述第二邊沿觸發(fā)器中包括第二與門和第二D觸發(fā)器,所述第二與門的數(shù)據(jù)輸出端與所述第二 D觸發(fā)器的數(shù)據(jù)輸入端連接;
      [0017]所述反相器為非門,所述非門的數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號,所述非門的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的時鐘端連接。
      [0018]本發(fā)明還提供了一種串并轉(zhuǎn)換電路,包括上述數(shù)據(jù)截止位提取電路,所述串并轉(zhuǎn)換電路中還包括第一移位寄存器和第二移位寄存器,其中,
      [0019]所述第一移位寄存器的時鐘端接入所述時鐘信號、數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號;所述第一移位寄存器的數(shù)據(jù)輸出端與所述第二移位寄存器的數(shù)據(jù)輸入端連接;
      [0020]所述第二移位寄存器的時鐘端與第二邊沿觸發(fā)器的數(shù)據(jù)輸出端連接。
      [0021]在本技術(shù)方案中,將上述數(shù)據(jù)截止位提取電路添加到現(xiàn)有的串并轉(zhuǎn)換電路中形成新的串并轉(zhuǎn)換電路。在一個數(shù)據(jù)周期內(nèi),在時鐘信號結(jié)束之前,由第二邊沿觸發(fā)器的數(shù)據(jù)輸出端為低電平輸出,故第二移位寄存器的時鐘端輸入低電平,此時,第二移位寄存器不輸出,即整個串并轉(zhuǎn)換電路不輸出;在時鐘信號結(jié)束之后,由數(shù)據(jù)截止位提取電路提取了上述數(shù)據(jù)截止位,第二邊沿觸發(fā)器的數(shù)據(jù)輸出端保持高電平輸出,即第二移位寄存器的時鐘端輸入高電平,以此第二寄存器并行輸出數(shù)據(jù)信號中的數(shù)據(jù)信號位,并保持該輸出直到下一個數(shù)據(jù)周期的到來。這樣,數(shù)據(jù)信號在傳輸?shù)倪^程中不再需要考慮傳輸?shù)念l率,就能實(shí)現(xiàn)不同組數(shù)據(jù)信號之間的銜接;當(dāng)數(shù)據(jù)傳輸?shù)念l率過低時,不必?fù)?dān)心傳輸?shù)臄?shù)據(jù)信號出現(xiàn)中斷;且在每個數(shù)據(jù)周期內(nèi),第二移位寄存器的輸出只與該數(shù)據(jù)周期內(nèi)傳輸?shù)臄?shù)據(jù)有關(guān),不必?fù)?dān)心一個數(shù)據(jù)周期內(nèi)數(shù)據(jù)傳輸發(fā)生誤碼影響下一個數(shù)據(jù)周期中數(shù)據(jù)的輸出。
      [0022]進(jìn)一步優(yōu)選地,所述第一移位寄存器和所述第二移位寄存器中分別包括兩個數(shù)據(jù)輸入端,其中,
      [0023]在所述第一移位寄存器中,一個數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號,另一個數(shù)據(jù)接入端接入高電平;
      [0024]在所述第二移位寄存器中,一個數(shù)據(jù)輸入端與所述第一移位寄存器的數(shù)據(jù)輸出端連接,另一個數(shù)據(jù)接入端接入高電平。
      [0025]進(jìn)一步優(yōu)選地,在所述第一移位寄存器和所述第二移位寄存器中分別包括與所述數(shù)據(jù)信號中數(shù)據(jù)信號位的數(shù)量匹配的邊沿觸發(fā)器。
      [0026]進(jìn)一步優(yōu)選地,在所述第一移位寄存器和所述第二移位寄存器中,每個所述邊沿觸發(fā)器均為上升沿觸發(fā)器,且每個邊沿觸發(fā)器分別由一個與門和一個D觸發(fā)器串聯(lián)而成。
      [0027]本發(fā)明還提供了一種串行點(diǎn)燈電路,還包括與第二移位寄存器輸出端數(shù)量匹配的發(fā)光二極管,通過所述第二移位寄存器的輸出信號點(diǎn)亮所述發(fā)光二極管。
      [0028]我們知道,現(xiàn)有串行點(diǎn)燈電路中存在兩個問題:為了人的眼睛不能識別出燈的轉(zhuǎn)換狀態(tài),使人感官上認(rèn)為燈的狀態(tài)是穩(wěn)定的,兩組數(shù)據(jù)信號的時鐘間隔的頻率在50Hz左右;在傳輸?shù)倪^程中不能有任何的誤碼,一旦有誤碼相應(yīng)的中央處理器對燈狀態(tài)獲取的計數(shù)器就會發(fā)生紊亂。因此,在本技術(shù)方案中,基于上述提供的串并轉(zhuǎn)換電路提供了一種串行點(diǎn)燈電路,在傳輸過程中即使出現(xiàn)誤碼,也只會在當(dāng)前這一組數(shù)據(jù)信號中出現(xiàn),數(shù)據(jù)信號刷新后該串行點(diǎn)燈電路會自動容錯更新為下一組正確的數(shù)據(jù)信號。本方案中采用電路鎖存方式(信號截止位提取后數(shù)據(jù)截止位提取電路的輸出鎖存在高電平直到下一組數(shù)據(jù)信號到來才釋放)來實(shí)現(xiàn)點(diǎn)燈,一次點(diǎn)燈后的數(shù)據(jù)信號被鎖定直到下次數(shù)據(jù)信號采樣結(jié)束后才釋放,所以在使用該串行點(diǎn)燈電路點(diǎn)燈的過程中不再需要考慮數(shù)據(jù)信號刷新的時間間隔,采用低頻的刷新頻率同樣能實(shí)現(xiàn)點(diǎn)燈功能,同時節(jié)約了 CPU的資源。
      【附圖說明】
      [0029]下面將以明確易懂的方式,結(jié)合【附圖說明】優(yōu)選實(shí)施方式,對上述特性、技術(shù)特征、優(yōu)點(diǎn)及其實(shí)現(xiàn)方式予以進(jìn)一步說明。
      [0030]圖1為本發(fā)明中現(xiàn)有串行數(shù)據(jù)常規(guī)數(shù)據(jù)格式示意圖;
      [0031]圖2為本發(fā)明中現(xiàn)有串行數(shù)據(jù)常規(guī)數(shù)據(jù)格式中時鐘信號出現(xiàn)了誤碼示意圖;
      [0032]圖3為本發(fā)明中新增數(shù)據(jù)截止位之后的串行數(shù)據(jù)格式示意圖;
      [0033]圖4為本發(fā)明中數(shù)據(jù)截止位提取電路電路圖;
      [0034]圖5為本發(fā)明中串并轉(zhuǎn)換電路圖;
      [0035]圖6為本發(fā)明中使用發(fā)光二極管顯示數(shù)字的示意圖。
      [0036]附圖標(biāo)記:
      [0037]Tref-數(shù)據(jù)周期,CLOCK-時鐘信號,DATA-數(shù)據(jù)信號,Q_0UT1_第一邊沿觸發(fā)器數(shù)據(jù)輸出端,Q_0UT2-第二邊沿觸發(fā)器數(shù)據(jù)輸出端,Al-第一邊沿觸發(fā)器一個數(shù)據(jù)輸入端,B1-第一邊沿觸發(fā)器另一個數(shù)據(jù)輸入端,A2-第二邊沿觸發(fā)器一個數(shù)據(jù)輸入端,B2-第二邊沿觸發(fā)器另一個數(shù)據(jù)輸入端,Yl-第一與門,Y2-第二與門,F(xiàn)-非門,Dl-第一觸發(fā)器,D2-第二觸發(fā)器,U17-第一邊沿觸發(fā)器,U18-第二邊沿觸發(fā)器,VCC-電源,R-分壓電阻,A-邊沿觸發(fā)器Ul?U16中的一個數(shù)據(jù)輸入端,B-邊沿觸發(fā)器Ul?U16中的另一個數(shù)據(jù)輸入端,CLK-邊沿觸發(fā)器Ul?U18中的時鐘端,RESET-第一邊沿觸發(fā)器和第二邊沿觸發(fā)器中的復(fù)位端,Ql?Q16-邊沿觸發(fā)器Ul?U16對應(yīng)的數(shù)據(jù)輸出端。
      【具體實(shí)施方式】
      [0038]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案,下面將對照【附圖說明】本發(fā)明的【具體實(shí)施方式】。顯而易見地,下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例,對于本領(lǐng)域普通技術(shù)人員來講,在不付出創(chuàng)造性勞動的前提下,還可以根據(jù)這些附圖獲得其他的附圖,并獲得其他的實(shí)施方式。
      [0039]本發(fā)明提供了一種數(shù)據(jù)截止位提取電路,包括:第一邊沿觸發(fā)器、第二邊沿觸發(fā)器以及一反相器,其中,第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的數(shù)據(jù)輸入端連接,反相器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的時鐘端連接;時鐘信號CLOCK分別接入第一邊沿觸發(fā)器和第二邊沿觸發(fā)器的復(fù)位端,數(shù)據(jù)信號DATA分別接入第一邊沿觸發(fā)器的時鐘端和反相器的數(shù)據(jù)輸入端。
      [0040]具體來說,在一個數(shù)據(jù)周期Tref內(nèi),數(shù)據(jù)信號DATA中包括一數(shù)據(jù)截止位,且數(shù)據(jù)信號DATA的位數(shù)大于時鐘信號CLOCK中時鐘周期的數(shù)量,該數(shù)據(jù)截止位位于時鐘信號CLOCK結(jié)束后數(shù)據(jù)信號DATA中對應(yīng)的數(shù)據(jù)位。更進(jìn)一步來說,在一個數(shù)據(jù)周期Tref內(nèi),如圖3所示,數(shù)據(jù)信號DATA中包括數(shù)據(jù)信號位和數(shù)據(jù)截止位;其中,數(shù)據(jù)信號位與時鐘信號CLOCK中的時鐘周期一一對應(yīng),數(shù)據(jù)截止位位于數(shù)據(jù)信號位之后(在數(shù)據(jù)信號位后追加后綴的標(biāo)識位,即上述數(shù)據(jù)截止位),且第一邊沿觸發(fā)器和第二邊沿觸發(fā)器為上升沿觸發(fā)器。在一個具體實(shí)施例中,如圖3所示,在該實(shí)施例的一個數(shù)據(jù)周期Tref內(nèi),該時鐘信號CLOCK中包括8個時鐘周期,數(shù)據(jù)信號DATA中包括9位數(shù)據(jù),分別為8位數(shù)據(jù)信號位和一位數(shù)據(jù)截止位,其中,數(shù)據(jù)信號位的位數(shù)與時鐘信號CLOCK中的時鐘周期的數(shù)量是一致的,一個時鐘周期傳輸其中一位數(shù)據(jù)信號DATA。當(dāng)然,在其他實(shí)施例中,我們對數(shù)據(jù)信號DATA中包括的位數(shù)和時鐘信號CLOCK的時鐘周期數(shù)不做限定,如,時鐘信號CLOCK中包括4個時鐘周期,數(shù)據(jù)信號DATA中包括4位數(shù)據(jù)信號位和一位數(shù)據(jù)截止位。
      [0041]在工作過程中,在一個數(shù)據(jù)周期Tref內(nèi),從時鐘信號CLOCK開始輸入到時鐘信號CLOCK結(jié)束之前,該時鐘信號CLOCK作為數(shù)據(jù)截止位提取電路中的復(fù)位信號輸入兩個邊沿觸發(fā)器,由在這期間復(fù)位端有時鐘采樣(有時鐘信號CLOCK有輸入),以此將兩個邊沿觸發(fā)器置零,即此時不管兩個邊沿觸發(fā)器的時鐘端是否有數(shù)據(jù)采樣,兩個邊沿觸發(fā)器的數(shù)據(jù)輸出端都為低電平輸出。
      [0042]當(dāng)時鐘信號CLOCK結(jié)束后,第一邊沿觸發(fā)器和第二邊沿觸發(fā)器中復(fù)位端不再有時鐘采樣,此時將數(shù)據(jù)信號DATA中的數(shù)據(jù)截止位作為兩個邊沿觸發(fā)器的時鐘輸入。具體,當(dāng)處于數(shù)據(jù)截止位上升沿的時候,此時,第一邊沿觸發(fā)器有效輸出高電平,第二邊沿觸發(fā)器在反相器的作用下,時鐘端仍然保持低電平狀態(tài)。當(dāng)處于數(shù)據(jù)截止位下降沿的時候,第二邊沿觸發(fā)器在反相器的作用下有效,獲取第一邊沿觸發(fā)器上一個高電平輸出并保持輸出,直到下一個數(shù)據(jù)周期Tref到來兩個邊沿觸發(fā)器的復(fù)位端再次采樣時鐘信號CLOCK而置零,以此循環(huán)。如圖3所示,在一個數(shù)據(jù)周期Tref內(nèi),數(shù)據(jù)信號DATA中數(shù)據(jù)信號位在傳輸?shù)倪^程中,第二邊沿觸發(fā)器的數(shù)據(jù)輸出端Q_0UT2保持低電平輸出;數(shù)據(jù)信號DATA中的數(shù)據(jù)截止位開始傳輸?shù)较乱粋€數(shù)據(jù)周期Tref到來之間,第二邊沿觸發(fā)器的數(shù)據(jù)輸出端Q_0UT2保持高電平輸出(數(shù)據(jù)傳輸完成后實(shí)現(xiàn)數(shù)據(jù)截止位提取電路的輸出鎖存)。
      [0043]在一個具體實(shí)施例中,第一邊沿觸發(fā)器U17和第二邊沿觸發(fā)器U18中分別包括兩個數(shù)據(jù)輸入端;其中,第一邊沿觸發(fā)器的數(shù)據(jù)輸出端Q_0UT1與第二邊沿觸發(fā)器的一個數(shù)據(jù)輸入端A2連接;第一邊沿觸發(fā)器的兩個數(shù)據(jù)輸入端A1/B1及第二邊沿觸發(fā)器的另一個數(shù)據(jù)輸入端BI均接入高電平。如圖4所示,在該實(shí)施例中,第一邊沿觸發(fā)器U17中包括第一與門Yl和第一D觸發(fā)器Dl,第一與門Yl的數(shù)據(jù)輸出端與第一D觸發(fā)器的數(shù)據(jù)輸入端連接;第二邊沿觸發(fā)器U18中包括第二與門Y2和第二 D觸發(fā)器D2,第二與門Y2的數(shù)據(jù)輸出端與第二 D觸發(fā)器D2的數(shù)據(jù)輸入端連接;反相器F為非門,該非門F的數(shù)據(jù)輸入端接入數(shù)據(jù)信號DATA、數(shù)據(jù)輸出端與第二邊沿觸發(fā)器U18的時鐘端CLK連接。第一邊沿觸發(fā)器U17的兩個數(shù)據(jù)輸入端A1/B1和第二邊沿觸發(fā)器U18的另一個數(shù)據(jù)輸入端B2分別經(jīng)過一個阻值為4.7K(千歐姆)的分壓電阻R與電源VCC連接。
      [0044]在工作過程中,由第一邊沿觸發(fā)器U17的兩個數(shù)據(jù)輸入端A1/B1和第二邊沿觸發(fā)器U18的另一個數(shù)據(jù)輸入端B2與電源連接,故都為高電平。故,在一個數(shù)據(jù)周期Tref內(nèi),當(dāng)時鐘信號CLOCK結(jié)束后,第一邊沿觸發(fā)器U17和第二邊沿觸發(fā)器U18中復(fù)位端RESET不再有時鐘采樣,此時將數(shù)據(jù)信號DATA中的數(shù)據(jù)截止位作為兩個邊沿觸發(fā)器的時鐘輸入。當(dāng)處于數(shù)據(jù)截止位上升沿的時候,此時,第一邊沿觸發(fā)器U17有效,且兩個數(shù)據(jù)輸入端都為高電平,故輸出高電平;第二邊沿觸發(fā)器U18在非門F的作用下,時鐘端CLK仍然保持低電平狀態(tài)。當(dāng)處于數(shù)據(jù)截止位下降沿的時候,第二邊沿觸發(fā)器U18在非門F的作用下有效,獲取第一邊沿觸發(fā)器U17上一個高電平輸出(此時第二邊沿觸發(fā)器U18的兩個數(shù)據(jù)輸入端都為高電平輸入)并保持輸出,直到下一個數(shù)據(jù)周期Tref到來兩個邊沿觸發(fā)器的復(fù)位端RESET再次采樣時鐘信號CLOCK而置零,以此循環(huán)。
      [0045]本發(fā)明還提供了一種串并轉(zhuǎn)換電路,包括上述數(shù)據(jù)截止位提取電路,還包括第一移位寄存器和第二移位寄存器,其中,第一移位寄存器的時鐘端接入時鐘信號CLOCK、數(shù)據(jù)輸入端接入數(shù)據(jù)信號DATA;第一移位寄存器的數(shù)據(jù)輸出端與第二移位寄存器的數(shù)據(jù)輸入端連接;第二移位寄存器的時鐘端與第二邊沿觸發(fā)器的數(shù)據(jù)輸出端連接。為了實(shí)現(xiàn)目的,在該串并轉(zhuǎn)換電路中,第一移位寄存器和第二移位寄存器中分別包括兩個數(shù)據(jù)輸入端,其中,第一移位寄存器中,一個數(shù)據(jù)輸入端接入數(shù)據(jù)信號DATA,另一個數(shù)據(jù)接入端接入高電平;第二移位寄存器中,一個數(shù)據(jù)輸入端與第一移位寄存器的數(shù)據(jù)輸出端連接,另一個數(shù)據(jù)接入端接入高電平,以此更好的實(shí)現(xiàn)對兩個移位寄存器的控制。
      [0046]更具體來說,在上述第一移位寄存器和第二移位寄存器中分別包括數(shù)據(jù)信號DATA中數(shù)據(jù)信號位的數(shù)量匹配的邊沿觸發(fā)器。在一個具體實(shí)施例中,數(shù)據(jù)信號DATA中數(shù)據(jù)信號位為4位,則兩個移位寄存器分別由4個邊沿觸發(fā)器串聯(lián)而成;在另一個具體實(shí)施例中,數(shù)據(jù)信號DATA中數(shù)據(jù)信號位為8位,則兩個移位寄存器分別由8個邊沿觸發(fā)器串聯(lián)而成。我們對此不做限定,數(shù)據(jù)信號DATA中數(shù)據(jù)信號位與邊沿觸發(fā)器的數(shù)量匹配即可,如還可由16個邊沿觸發(fā)器串聯(lián)而成,甚至更多。
      [0047]在一個具體實(shí)施例中,如圖5所示,在第一移位寄存器和第二移位寄存器中分別包括8個邊沿觸發(fā)器,每個邊沿觸發(fā)器均為上升沿觸發(fā)器。具體,在第一移位寄存器的8個邊沿觸發(fā)器(邊沿觸發(fā)器Ul?邊沿觸發(fā)器U8)中,每個邊沿觸發(fā)器中分別包括兩個數(shù)據(jù)輸入端(數(shù)據(jù)輸入端A和數(shù)據(jù)輸入端B)、一個時鐘端CLK以及一個數(shù)據(jù)輸出端(邊沿觸發(fā)器Ul對應(yīng)數(shù)據(jù)輸出端Q1、邊沿觸發(fā)器U2對應(yīng)數(shù)據(jù)輸出端Q2,以此類推),且前一個邊沿觸發(fā)器的數(shù)據(jù)輸出端與后一個邊沿觸發(fā)器的一個數(shù)據(jù)輸入端連接(具體,邊沿觸發(fā)器Ul的數(shù)據(jù)輸入端B接入數(shù)據(jù)信號DATA,邊沿觸發(fā)器Ul的數(shù)據(jù)輸出端Ql與邊沿觸發(fā)器U2的一個數(shù)據(jù)輸入端B連接,邊沿觸發(fā)器U2的數(shù)據(jù)輸出端Q2與邊沿觸發(fā)器U3的一個數(shù)據(jù)輸入端B連接,以此類推),每個邊沿觸發(fā)器的另一個數(shù)據(jù)輸入端經(jīng)過一個阻值為4.7K(千歐姆)的分壓電阻R與電源VCC連接、時鐘端接入時鐘信號CLOCK。在第二移位寄存器的8個邊沿觸發(fā)器(邊沿觸發(fā)器U9?邊沿觸發(fā)器U16)中,每個邊沿觸發(fā)器中分別包括兩個數(shù)據(jù)輸入端(數(shù)據(jù)輸入端A和數(shù)據(jù)輸入端B)、一個時鐘端CLK以及一個數(shù)據(jù)輸出端(邊沿觸發(fā)器UlO對應(yīng)數(shù)據(jù)輸出端Q10、邊沿觸發(fā)器Ull對應(yīng)數(shù)據(jù)輸出端Qll,以此類推),每個邊沿觸發(fā)器的一個數(shù)據(jù)輸入端經(jīng)過一個阻值為4.7K(千歐姆)的分壓電阻R與電源VCC連接、另一個數(shù)據(jù)輸入端與第一移位寄存器與之對應(yīng)的邊沿觸發(fā)器的數(shù)據(jù)輸出端連接(邊沿觸發(fā)器U9的另一個數(shù)據(jù)輸入端B與邊沿觸發(fā)器Ul的數(shù)據(jù)輸出端Ql連接,邊沿觸發(fā)器UlO的另一個數(shù)據(jù)輸入端B與邊沿觸發(fā)器U2的數(shù)據(jù)輸出端Q2連接,以此類推)、時鐘端CLK與數(shù)據(jù)截止位提取電路中第二邊沿觸發(fā)器U18的數(shù)據(jù)輸出端Q_0UT2連接。且每個邊沿觸發(fā)器分別由一個與門和一個D觸發(fā)器串聯(lián)而成。
      [0048]在工作過程中,在一個數(shù)據(jù)周期Tref內(nèi),從時鐘信號CLOCK開始輸入到時鐘信號CLOCK結(jié)束之前,第一移位寄存器在時鐘信號CLOCK的時間內(nèi),依次完成數(shù)據(jù)信號DATA中數(shù)據(jù)信號位的移位,將8位串行的數(shù)據(jù)信號DATA依次傳輸?shù)?個邊沿觸發(fā)器(邊沿觸發(fā)器Ul?邊沿觸發(fā)器U8)中,且在該8個邊沿觸發(fā)器的數(shù)據(jù)輸出端輸出。但是,在第二移位寄存器中,由數(shù)據(jù)截止位提取電路中第二邊沿觸發(fā)器U18的數(shù)據(jù)輸出端Q_0UT2為低電平,此時,與之連接的第二移位寄存器中的邊沿觸發(fā)器的時鐘端CLK為低電平輸入,故第二移位寄存器不工作,即不將第一移位寄存器的8位數(shù)據(jù)信號DATA進(jìn)行輸出,將第一移位寄存器中的8位數(shù)據(jù)信號DATA進(jìn)行鎖定。
      [0049]當(dāng)時鐘信號CLOCK結(jié)束后,數(shù)據(jù)截止位提取電路中第二邊沿觸發(fā)器U18的數(shù)據(jù)輸出端Q_0UT2保持在高電平輸出,此時,與之連接的第二移位寄存器中的邊沿觸發(fā)器的時鐘端CLK為高電平輸入,故第二移位寄存器工作,即將第一移位寄存器的8位數(shù)據(jù)信號DATA并行輸出。這樣,數(shù)據(jù)信號DATA在傳輸?shù)倪^程中不再需要考慮傳輸?shù)念l率,就能實(shí)現(xiàn)不同組數(shù)據(jù)信號DATA之間的銜接;當(dāng)數(shù)據(jù)傳輸?shù)念l率過低時,不必?fù)?dān)心傳輸?shù)臄?shù)據(jù)信號DATA出現(xiàn)中斷,且通過這個數(shù)據(jù)截止位清楚CPU內(nèi)部的計時器,避免在時鐘錯誤時候狀態(tài)的紊亂;另外,在每個數(shù)據(jù)周期Tref內(nèi),第二移位寄存器的輸出只與該數(shù)據(jù)周期Tref內(nèi)傳輸?shù)臄?shù)據(jù)有關(guān),不必?fù)?dān)心一個數(shù)據(jù)周期Tref內(nèi)數(shù)據(jù)傳輸發(fā)生誤碼影響下一個數(shù)據(jù)周期Tref中數(shù)據(jù)信號DATA的輸出。
      [0050]本發(fā)明還提供了一種串行點(diǎn)燈電路,包括上述串并轉(zhuǎn)換電路,還包括與第二移位寄存器輸出端匹配的發(fā)光二極管,通過第二移位寄存器的輸出信號點(diǎn)亮發(fā)光二極管。我們知道,在使用發(fā)光二極管顯示數(shù)字的時候,通常需要使用8位數(shù)據(jù)信號DATA進(jìn)行顯示,如圖6所示,其中,發(fā)光二極管a?發(fā)光二極管f用于顯示具體要顯示的數(shù)字,發(fā)光二極管h顯示相應(yīng)數(shù)字下的點(diǎn)。具體,如果要顯示數(shù)字I,應(yīng)該是數(shù)字信號中數(shù)字信號位中的數(shù)據(jù)分別為01100000,即圖示中的發(fā)光二極管b和發(fā)光二極管C發(fā)光。在現(xiàn)有技術(shù)中,點(diǎn)燈的過程存在兩個問題:為了人的眼睛不能識別出燈的轉(zhuǎn)換狀態(tài),使人感官上認(rèn)為燈的狀態(tài)是穩(wěn)定的,兩組數(shù)據(jù)信號DATA的時鐘間隔的頻率在50Hz左右;在傳輸?shù)倪^程中不能有任何的誤碼,一旦有誤碼相應(yīng)的中央處理器對燈狀態(tài)獲取的計數(shù)器就會發(fā)生紊亂。因此,基于上述提供的串并轉(zhuǎn)換電路提供了一種串行點(diǎn)燈電路,8個發(fā)光二極管分別與第二移位寄存器中一個邊沿觸發(fā)器的輸出端連接,在工作過程中,數(shù)據(jù)截止位提取電路中提取出了數(shù)據(jù)截止位后,第二移位寄存器并行輸出相應(yīng)的數(shù)據(jù),在發(fā)光二極管中進(jìn)行顯示并鎖存,直到后一組數(shù)據(jù)準(zhǔn)備好,再驅(qū)動發(fā)光二極管進(jìn)行顯示。
      [0051]可以看出,因?yàn)閿?shù)據(jù)截止位的存在,使得每次數(shù)據(jù)信號DATA的串并轉(zhuǎn)換不依靠上一組數(shù)據(jù)信號DATA,由常規(guī)的CPU獲取發(fā)光二極管的當(dāng)前狀態(tài)是采用時鐘的計數(shù)來實(shí)現(xiàn)的,即即使在傳輸過程中出現(xiàn)誤碼,也只會在當(dāng)前這一組數(shù)據(jù)信號DATA中出現(xiàn),數(shù)據(jù)信號DATA刷新后該串行點(diǎn)燈電路會自動容錯更新為下一組正確的數(shù)據(jù)信號DATA,不會出現(xiàn)連續(xù)錯誤。又,本發(fā)明采用電路鎖存方式來實(shí)現(xiàn)點(diǎn)燈,一次點(diǎn)燈后的數(shù)據(jù)信號DATA被鎖定直到下次數(shù)據(jù)信號DATA采樣結(jié)束后才釋放,所以使用該串行點(diǎn)燈電路點(diǎn)燈的過程中不再需要考慮數(shù)據(jù)信號DATA刷新的時間間隔,采用低頻的刷新頻率同樣能實(shí)現(xiàn)點(diǎn)燈功能,即使在時鐘周期很慢的情況下,人在看的時候也不會感覺到發(fā)光二極管狀態(tài)轉(zhuǎn)移的過程,同時節(jié)約了 CPU的資源。
      [0052]應(yīng)當(dāng)說明的是,上述實(shí)施例均可根據(jù)需要自由組合。以上所述僅是本發(fā)明的優(yōu)選實(shí)施方式,應(yīng)當(dāng)指出,對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說,在不脫離本發(fā)明原理的前提下,還可以做出若干改進(jìn)和潤飾,這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
      【主權(quán)項(xiàng)】
      1.一種數(shù)據(jù)截止位提取電路,其特征在于,所述數(shù)據(jù)截止位提取電路中包括:第一邊沿觸發(fā)器、第二邊沿觸發(fā)器以及一反相器,其中,所述第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的數(shù)據(jù)輸入端連接,所述反相器的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的時鐘端連接;時鐘信號分別接入所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器的復(fù)位端,數(shù)據(jù)信號分別接入所述第一邊沿觸發(fā)器的時鐘端和所述反相器的數(shù)據(jù)輸入端; 在一個數(shù)據(jù)周期內(nèi),所述數(shù)據(jù)信號中包括一數(shù)據(jù)截止位,且所述數(shù)據(jù)信號的位數(shù)大于所述時鐘信號中時鐘周期的數(shù)量;所述數(shù)據(jù)截止位位于所述時鐘信號結(jié)束后所述數(shù)據(jù)信號中對應(yīng)的數(shù)據(jù)位; 在一個數(shù)據(jù)周期內(nèi),當(dāng)所述時鐘信號結(jié)束后,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器提取所述數(shù)據(jù)截止位并將其作為時鐘輸入,在所述截止數(shù)據(jù)位結(jié)束后保持所述第二邊沿觸發(fā)器高電平輸出。2.如權(quán)利要求1所述的數(shù)據(jù)截止位提取電路,其特征在于,在一個數(shù)據(jù)周期內(nèi),所述數(shù)據(jù)信號中包括數(shù)據(jù)信號位和數(shù)據(jù)截止位;所述數(shù)據(jù)信號位與所述時鐘信號中的時鐘周期一一對應(yīng),所述數(shù)據(jù)截止位位于所述數(shù)據(jù)信號位之后。3.如權(quán)利要求2所述的數(shù)據(jù)截止位提取電路,其特征在于,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器中分別包括兩個數(shù)據(jù)輸入端;其中,所述第一邊沿觸發(fā)器的數(shù)據(jù)輸出端與第二邊沿觸發(fā)器的一個數(shù)據(jù)輸入端連接;所述第一邊沿觸發(fā)器的兩個數(shù)據(jù)輸入端及所述第二邊沿觸發(fā)器的另一個數(shù)據(jù)輸入端均接入高電平。4.如權(quán)利要求1-3任意一項(xiàng)所述的數(shù)據(jù)截止位提取電路,其特征在于,所述第一邊沿觸發(fā)器和所述第二邊沿觸發(fā)器為上升沿觸發(fā)器。5.如權(quán)利要求4所述的數(shù)據(jù)截止位提取電路,其特征在于, 所述第一邊沿觸發(fā)器中包括第一與門和第一 D觸發(fā)器,所述第一與門的數(shù)據(jù)輸出端與所述第一 D觸發(fā)器的數(shù)據(jù)輸入端連接; 所述第二邊沿觸發(fā)器中包括第二與門和第二 D觸發(fā)器,所述第二與門的數(shù)據(jù)輸出端與所述第二 D觸發(fā)器的數(shù)據(jù)輸入端連接; 所述反相器為非門,所述非門的數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號,所述非門的數(shù)據(jù)輸出端與所述第二邊沿觸發(fā)器的時鐘端連接。6.—種串并轉(zhuǎn)換電路,其特征在于,所述串并轉(zhuǎn)換電路中包括如權(quán)利要求2-4任意一項(xiàng)所述的數(shù)據(jù)截止位提取電路,所述串并轉(zhuǎn)換電路中還包括第一移位寄存器和第二移位寄存器,其中, 所述第一移位寄存器的時鐘端接入所述時鐘信號、數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號;所述第一移位寄存器的數(shù)據(jù)輸出端與所述第二移位寄存器的數(shù)據(jù)輸入端連接; 所述第二移位寄存器的時鐘端與所述第二邊沿觸發(fā)器的數(shù)據(jù)輸出端連接。7.如權(quán)利要求6所述的串并轉(zhuǎn)換電路,其特征在于:所述第一移位寄存器和所述第二移位寄存器中分別包括兩個數(shù)據(jù)輸入端,其中, 在所述第一移位寄存器中,一個數(shù)據(jù)輸入端接入所述數(shù)據(jù)信號,另一個數(shù)據(jù)接入端接入高電平; 在所述第二移位寄存器中,一個數(shù)據(jù)輸入端與所述第一移位寄存器的數(shù)據(jù)輸出端連接,另一個數(shù)據(jù)接入端接入高電平。8.如權(quán)利要求7所述的串并轉(zhuǎn)換電路,其特征在于: 在所述第一移位寄存器和所述第二移位寄存器中分別包括與所述數(shù)據(jù)信號中數(shù)據(jù)信號位的數(shù)量匹配的邊沿觸發(fā)器。9.如權(quán)利要求8所述的串并轉(zhuǎn)換電路,其特征在于:在所述第一移位寄存器和所述第二移位寄存器中,每個所述邊沿觸發(fā)器均為上升沿觸發(fā)器,且每個邊沿觸發(fā)器分別由一個與門和一個D觸發(fā)器串聯(lián)而成。10.—種串行點(diǎn)燈電路,其特征在于,所述串行點(diǎn)燈電路中包括如權(quán)利要求6-9任意一項(xiàng)所述的串并轉(zhuǎn)換電路,還包括與第二移位寄存器輸出端數(shù)量匹配的發(fā)光二極管,通過所述第二移位寄存器的輸出信號點(diǎn)亮所述發(fā)光二極管。
      【文檔編號】H03M9/00GK105871383SQ201610185909
      【公開日】2016年8月17日
      【申請日】2016年3月29日
      【發(fā)明人】陳奎
      【申請人】上海斐訊數(shù)據(jù)通信技術(shù)有限公司
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