用于時(shí)鐘振蕩器溫度系數(shù)修整的方法和設(shè)備的制造方法
【專利摘要】提供用于適配為接收輸入?yún)⒖茧娏鞯臏囟?補(bǔ)償?shù)恼袷幤鞯脑O(shè)備和方法。設(shè)備和方法包括或提供適配為基于溫度信息調(diào)整輸入?yún)⒖茧娏鞯臏囟认禂?shù)控制電路，其中溫度系數(shù)控制電路在第一信號(hào)節(jié)點(diǎn)處接收對應(yīng)于溫度信息的第一信號(hào)，并且在第二信號(hào)節(jié)點(diǎn)處接收對應(yīng)于修整的偏置信號(hào)的第二信號(hào)。
【專利說明】
用于時(shí)鐘振蕩器溫度系數(shù)修整的方法和設(shè)備
技術(shù)領(lǐng)域
[0001 ]以下主要屬于時(shí)鐘振蕩器電路的領(lǐng)域。
【背景技術(shù)】
[0002]電荷栗使用切換處理來提供大于或小于其DC輸入電壓的DC輸出電壓。一般來說，電荷栗將使電容器耦合到輸入和輸出之間的開關(guān)。在一個(gè)時(shí)鐘的半周期即充電半周期期間，電容器并行地耦接到輸入以便充電到輸入電壓。在第二時(shí)鐘周期即轉(zhuǎn)移半周期期間，充電的電容器與輸入電壓串行耦合以便提供兩倍于輸入電壓電平的輸出電壓。該過程在圖1A和Ib中示出。在圖1a中，電容器5與輸入電壓Vin并行布置以示出充電半周期。在圖1b中，充電的電容器5與輸入電壓串行布置以示出轉(zhuǎn)移半周期。如在圖1b中所看到的，充電的電容器5的正端子因此相對于地將為2*VIN。
[0003]電荷栗被用在許多情景中。例如，它們被用作在閃速和其它非易失性存儲(chǔ)器上的外圍電路以從較低的電源電壓產(chǎn)生許多所需要的操作電壓，諸如編程或擦除電壓。現(xiàn)有技術(shù)中已知多種電荷栗設(shè)計(jì)，諸如傳統(tǒng)的迪克森型(Dickson-type)栗。但是，在對電荷栗普遍信賴的情況下，存在對栗設(shè)計(jì)的改善的持續(xù)的需求，特別是關(guān)于試圖節(jié)省電流消耗。

【發(fā)明內(nèi)容】

[0004]形成在集成電路上的時(shí)鐘產(chǎn)生電路包括:振蕩器，連接以接收內(nèi)部參考電壓并且從該內(nèi)部參考電壓產(chǎn)生時(shí)鐘信號(hào)，其中所述時(shí)鐘信號(hào)的頻率取決于參考電壓的水平；以及內(nèi)部參考電壓產(chǎn)生電路。內(nèi)部參考電壓產(chǎn)生電路包括:可變電阻元件，連接在電源水平和內(nèi)部節(jié)點(diǎn)之間，其中所述內(nèi)部參考電壓取自所述內(nèi)部節(jié)點(diǎn)。內(nèi)部參考電壓產(chǎn)生電路還包括:可變電流源，連接在所述內(nèi)部節(jié)點(diǎn)和第一電壓水平節(jié)點(diǎn)之間并且連接以接收溫度碼，其中流過在所述內(nèi)部節(jié)點(diǎn)和所述第一電壓水平節(jié)點(diǎn)之間的可變電流源的電流量取決于所述溫度碼。
[0005]本發(fā)明的各個(gè)方面、優(yōu)點(diǎn)、特征和實(shí)施例被包括在其示例性示例的下述說明中，該說明應(yīng)結(jié)合附圖來考慮。本文所引用的所有的專利、專利申請、文章、其它公開物、文件和事物的整體通過引用結(jié)合于此用于所有的目的。至于在任何所結(jié)合的公開物、文件和事物與本申請之間在術(shù)語的定義或使用中的任何不一致和矛盾，應(yīng)以本申請的為準(zhǔn)。
【附圖說明】
[0006]可以通過查看附圖而更好地理解各種方面和特征，附圖中:
[0007]圖1a是在一般的電荷栗中的充電半周期的簡化電路圖；
[0008]圖1b是在一般的電荷栗中的轉(zhuǎn)移半周期的簡化電路圖；
[0009]圖2示出了用于各種負(fù)載水平的電荷栗系統(tǒng)的功率效率；
[0010]圖3是用于調(diào)節(jié)的電荷栗的頂級(jí)框圖；
[0011]圖4A-D關(guān)注使用固定的栗時(shí)鐘值的電荷栗的調(diào)節(jié)；
[0012]圖5A-E關(guān)注使用可以由調(diào)節(jié)電路基于來自栗的輸出的反饋不斷變化的栗時(shí)鐘值的電荷栗的調(diào)節(jié)；以及
[0013]圖6A和6B分別更加詳細(xì)地關(guān)注圖4A和5A的時(shí)鐘產(chǎn)生塊。
[0014]圖6C是圖6B的更加詳細(xì)的版本。
[0015]圖7關(guān)注類似于以上關(guān)于圖6A所述的用于產(chǎn)生時(shí)鐘信號(hào)的示例。
[0016]圖8A和8B關(guān)注在這里的示例性實(shí)施例中的鎖相環(huán)(PLL)和一些基本部件。
[0017]圖9A和9B關(guān)注相位/頻率檢測器(PFD)功能。
[0018]圖10示出了用于產(chǎn)生兩個(gè)額外的時(shí)鐘的示例性實(shí)施例。
[0019]圖11示出了一個(gè)最大參考VCO實(shí)施例。
[0020]圖12A示出了用于參考PLL時(shí)鐘的VCTRL_REF掃頻(sweep)并且圖12B示出了當(dāng)VCTRL_REF被設(shè)置到50ns或20MHz時(shí)，改變VCTRL_X將進(jìn)一步調(diào)整(減慢)輸出時(shí)鐘頻率。
[0021]圖13提供Icc比較。
[0022]圖14示出了最小參考VCO實(shí)施例。
[0023]圖15-17呈現(xiàn)了在圖11的最大參考VCO實(shí)施例上的一些變化。
[0024]圖18是未補(bǔ)償?shù)恼袷幤麟娐返氖纠?br>[0025]圖19示出了圖18的電路的時(shí)段的溫度行為。
[0026]圖20是圖18的電路的溫度補(bǔ)償?shù)陌姹镜氖纠詫?shí)施例。
[0027]圖21示出了圖20的電路的溫度行為和修整。
[0028]圖22是圖18的電路的溫度補(bǔ)償?shù)陌姹镜奶鎿Q實(shí)施例。
[0029]圖23示出了圖22的電路的溫度行為和修整。
【具體實(shí)施方式】
[0030]電荷栗通常在低效區(qū)域操作。為了維持小的波動(dòng)，幅度控制可以被用于將電荷栗的驅(qū)動(dòng)能力(drivability)與其負(fù)載匹配;并且處理最差情況的負(fù)載條件，電荷栗通常操作在低效區(qū)域中，在該低效區(qū)域中，栗的完全強(qiáng)度驅(qū)動(dòng)能力與其負(fù)載極大地失配。諸如電荷栗的DC-DC轉(zhuǎn)換器通常針對功率效率被優(yōu)化用于供應(yīng)大的負(fù)載電流。例如，在非易失性存儲(chǔ)器系統(tǒng)上，該要求主要與到所需的充電字線的AC電容電流有關(guān)。在電容負(fù)載被充電并且由于泄露負(fù)載電流減少到僅所需要的之后，如同在用于維持字線電壓的調(diào)節(jié)期間的情況那樣，系統(tǒng)的效率可能下降到極低的水平，在一些應(yīng)用中小于1%。盡管性能要求是基于充電時(shí)段，但是系統(tǒng)通常將更大量時(shí)間地在調(diào)節(jié)之下操作。為了改善整體功率效率，調(diào)節(jié)期間的功率效率需要改善，因?yàn)槠湔紦?jù)了總操作時(shí)間的極大的量。
[0031]圖2示出了電荷栗系統(tǒng)對于各種負(fù)載水平的效率。如所示，DC-DC轉(zhuǎn)換器針對功率效率被優(yōu)化以用于某些大的負(fù)載電流水平IAC，其主要涉及栗的主要任務(wù)，諸如到該存儲(chǔ)器電路示例中的充電字線的AC電容電流。一旦該電容被充電，負(fù)載電流將降低到泄露電流Iieakage，并且效率顯著地下降到甚至可能在1%以下。在該存儲(chǔ)器電路示例中，Iieakage是在維持字線電壓的調(diào)節(jié)期間所需要的水平。為了改善系統(tǒng)的整體功率效率，可以改善在調(diào)節(jié)期間的功率效率，因?yàn)檎紦?jù)了總操作時(shí)間的極大的量。
[0032]以下呈現(xiàn)了用于將栗的輸出維持在目標(biāo)值以及栗強(qiáng)度處、同時(shí)可以通過用全電位時(shí)鐘掃頻(sweep)動(dòng)態(tài)地調(diào)整時(shí)鐘頻率以將栗的驅(qū)動(dòng)強(qiáng)度與其DC負(fù)載匹配來節(jié)約功率的技術(shù)。電荷栗的常見應(yīng)用是在非易失性存儲(chǔ)器電路中，比如NAND閃速或3D型的那些，這些非易失性存儲(chǔ)器電路通常被集成到其中功率消耗是性能的關(guān)鍵特征之一的數(shù)字移動(dòng)裝置中。在實(shí)際存儲(chǔ)器陣列之外，產(chǎn)生用于外圍電路的電源電壓的電荷栗是存儲(chǔ)器電路上的重要的功率消耗塊。以下呈現(xiàn)的栗系統(tǒng)可以幫助將輸出維持在目標(biāo)值和栗強(qiáng)度處，同時(shí)通過用全電位時(shí)鐘掃頻動(dòng)態(tài)地調(diào)整時(shí)鐘頻率以將栗的驅(qū)動(dòng)強(qiáng)度與負(fù)載匹配來節(jié)約功率。
[0033]以下主要關(guān)注電荷栗系統(tǒng)的調(diào)節(jié)電路而不是栗自身的細(xì)節(jié)。例如，栗可以基于迪克森型栗、倍壓器、四相位等。各種栗和在其中可以應(yīng)用以下概念的栗系統(tǒng)的更多細(xì)節(jié)可以在美國專利申請?zhí)?4/101，180以及其中引用的參考文獻(xiàn)中找到。
[0034]關(guān)于調(diào)節(jié)，圖3是使用基于輸出電壓的調(diào)節(jié)方案的典型電荷栗的簡化頂級(jí)框圖。如圖3中所示，栗201具有時(shí)鐘信號(hào)以及電壓Vreg作為輸入并且提供輸出Vout。時(shí)鐘產(chǎn)生電路沒有在圖3中明確地示出，盡管其在一些實(shí)施例中可以被認(rèn)為是電荷栗系統(tǒng)的一部分或者被當(dāng)作外部輸入。高(Vdd)和低(地)連接也沒有明確地示出。電壓Vreg由調(diào)節(jié)器203提供，調(diào)節(jié)器203具有來自外部電壓源的參考電壓Vref以及輸出電壓Vout作為輸入。調(diào)節(jié)器塊203產(chǎn)生反饋控制信號(hào)Vreg，使得可以獲得Vout的期望的值。栗部分201可以具有用于電荷栗的任意各種設(shè)計(jì)，比如在以上引用的各種參考文獻(xiàn)中描述的，包括具有交叉耦合元件的電荷加倍型電路以及在下面描述的用于示例性實(shí)施例的迪克森型栗。(當(dāng)包含調(diào)節(jié)器時(shí)，電荷栗通常被用來指栗部分201和調(diào)節(jié)器203兩者，盡管在一些使用中，“電荷栗”僅指栗部分201。在下文中，術(shù)語“電荷栗系統(tǒng)”將通常被用于描述栗自身以及任何調(diào)節(jié)或其它外圍元件。)調(diào)節(jié)器塊203通常通過使用分壓器電路將Vref與Vout值比較。分壓器可以是電阻分壓器、電容分壓器或一些組合(例如見美國專利號(hào)7，554，311)。
[0035]圖4A-D更加詳細(xì)地著眼于調(diào)節(jié)的電荷栗系統(tǒng)。圖4A的框圖包括驅(qū)動(dòng)在403處表示的負(fù)載的栗401。該栗由來自時(shí)鐘產(chǎn)生器電路CLKGEN405的通過時(shí)鐘驅(qū)動(dòng)器供應(yīng)的時(shí)鐘信號(hào)CLK驅(qū)動(dòng)。時(shí)鐘驅(qū)動(dòng)器CLKDRV包括被供應(yīng)在水平VSUP處的緩沖器407，該水平VSUP由晶體管409從VCC水平而來。栗401然后接收幅度VSUP的時(shí)鐘信號(hào)。在該示例中，時(shí)鐘可以被供應(yīng)有快(Ix)和慢(2x)時(shí)段。驅(qū)動(dòng)器的晶體管409的柵極由調(diào)節(jié)電路控制，比較器411的輸出REG連接到晶體管409的控制柵極。比較器411的輸入被連接以接收參考水平REF以及來自栗的輸出VOUT的反饋，該栗的輸出VOUT的反饋在該示例中取自由Ro 413和仏415形成的電阻分壓器的節(jié)點(diǎn)。
[0036]關(guān)于圖4B-D描述圖4A的電路的操作。在圖4B中，ILOAD是DC負(fù)載電流輪廓的示例；快(FAST)是用于以最大驅(qū)動(dòng)強(qiáng)度操作的栗的電流;并且慢(SLOW)是處于最大驅(qū)動(dòng)強(qiáng)度、但是以比來自快(FAST)的時(shí)鐘頻率慢兩倍的栗的電流。在圖4A的布置中，時(shí)鐘頻率通常通過考慮最差情況負(fù)載而預(yù)先確定;但是，實(shí)踐中，由于進(jìn)入到負(fù)載變化中的許多不同的因素，難以確定電路的準(zhǔn)確的定時(shí)和負(fù)載。
[0037]在圖4C中，VCC是外部電源水平(supply level) ;VSUP_FAST是調(diào)節(jié)下的栗時(shí)鐘的電源水平;并且VSUP_SL0W是以相對于快(FAST)而慢兩倍(2x)的時(shí)鐘頻率的調(diào)節(jié)中的栗時(shí)鐘的供應(yīng)。將栗的驅(qū)動(dòng)強(qiáng)度與負(fù)載匹配由到時(shí)鐘供應(yīng)的電壓降而實(shí)現(xiàn)，限制了栗的強(qiáng)度。由于電壓降，如由VCC和VSUP水平之間的縫隙示出的，這導(dǎo)致極低效率以及功率損失。
[0038]圖4D示出了目標(biāo)栗輸出VOUT以及實(shí)際的栗輸出V0UT_FAST和V0UT_SL0W，其中SLOW值是以相對于FAST慢兩倍(2x)的時(shí)鐘頻率的栗輸出。在圖4D中，V0UT_FAST和V0UT_SL0W兩者上升到目標(biāo)水平，并且大體上停留在那里，除了在最高處，負(fù)載電流VOUT_SLOW下降。這反映了因沒有選擇適當(dāng)?shù)臅r(shí)鐘頻率(就是說，在該示例中，通過選擇慢(SLOW)而不是快(FAST))，由于栗的強(qiáng)度太弱，VOUT可能超出規(guī)范。如果相反選擇具有適當(dāng)?shù)臅r(shí)鐘頻率(這里，快(FAST))，栗的能力和目標(biāo)負(fù)載可能極大地失配，除了該峰值電流情況，導(dǎo)致大的Icc代價(jià)。
[0039]圖5A-E示出了幫助降低這種類型的低效性的電荷栗系統(tǒng)的示例性實(shí)施例。圖5A是電荷栗系統(tǒng)的示意性表示，其中類似的元件與圖4A中的那些類似地編號(hào)(用于電荷栗的501相對于401等)。在圖5A中，調(diào)節(jié)元件現(xiàn)在被用于控制時(shí)鐘頻率，如所示，比較器COMP 511的輸出REG現(xiàn)在被供應(yīng)到時(shí)鐘產(chǎn)生器塊CLKGEN 505。這導(dǎo)致時(shí)鐘時(shí)段隨著調(diào)節(jié)水平而變化，如在CLKGEN 505的輸出以及還有時(shí)鐘驅(qū)動(dòng)器的時(shí)鐘驅(qū)動(dòng)器509的輸出中示意性示出的。(在該實(shí)施例中，REG還被用于控制如在圖4A中由緩沖器509提供的VSUP水平，但是這在圖5A中的實(shí)施例中是可選的。)
[0040]在圖5B中，ILOAD仍是DC負(fù)載電流輪廓，這與圖4b中的示例相同，并且更大的方塊的線是對于圖5A的布置的栗最大驅(qū)動(dòng)強(qiáng)度。這與負(fù)載緊密地匹配，稍強(qiáng)一些。在底部處，在圖5E中是時(shí)鐘栗值CLK，示出了其隨著負(fù)載的要求如何變化。
[0041 ] 圖5C示出了外部電源水平VCC和在調(diào)節(jié)之下的栗時(shí)鐘電源水平VSUP的關(guān)系。從VCC到VSUP存在相對最小的電壓降。栗的驅(qū)動(dòng)強(qiáng)度與DC負(fù)載的具有最小電壓降的該匹配可以允許效率和功率節(jié)約方面的顯著改善。
[0042]在圖5D中，目標(biāo)VOUT水平與由圖5A的系統(tǒng)提供的水平比較。通過將栗的輸出維持在目標(biāo)值處并且用全電位時(shí)鐘掃頻動(dòng)態(tài)地調(diào)整時(shí)鐘頻率，系統(tǒng)可以將栗的驅(qū)動(dòng)強(qiáng)度與DC負(fù)載匹配。
[0043]圖6A和6B關(guān)注可以如何基于用于調(diào)節(jié)的VOUT水平動(dòng)態(tài)地調(diào)整時(shí)鐘頻率的示例性實(shí)施例。圖6A是對于如在圖4A中的CLKGEN塊405的示例。在右邊是振蕩器電路605，其輸出頻率OSC取決于輸入電壓水平REF。這里REF被用作到檢測器DT的輸入，該檢測器DT向觸發(fā)器(flip-flop)SR提供設(shè)置/重置信號(hào)，觸發(fā)器SR又將OSC以及第二輸入輸出到檢測器。在該示例中，振蕩器是張弛RC振蕩器，但是可以使用環(huán)形振蕩器或者其它電路。為了提供輸入電壓，二極管連接的晶體管603串聯(lián)連接在固定的電阻Rf 601與地之間。輸入電壓REF取自電阻Rf 601和二極管603之間的節(jié)點(diǎn)。由于REF是固定的，所以產(chǎn)生的時(shí)鐘頻率OSC是固定的。
[0044 ] 圖6B給出了諸如可以用在圖5A中的CLKGENi夬50 5的示例。代替固定的REF值，REF由調(diào)節(jié)電路調(diào)整以產(chǎn)生時(shí)鐘頻率來匹配栗的驅(qū)動(dòng)其經(jīng)歷的DC負(fù)載的能力。振蕩器707仍被取為張弛RC振蕩器，但是可以使用環(huán)形振蕩器或者其它電路。曾用于提供REF的劃分器電路現(xiàn)在使用基于來自VOUT的反饋的調(diào)節(jié)信號(hào)REG來確定REF水平，并且從而確定OSC頻率。來自REF的節(jié)點(diǎn)再次被取為通過二極管連接的晶體管705連接到接地(或者更一般地，連接到低電壓水平)。在其它實(shí)施例中，可以使用電阻器。在VCC和REF之間，現(xiàn)在包含其值取決于REG的可變電阻。在此，這由PMOS 701實(shí)現(xiàn)，該P(yáng)MOS 701的柵極連接以接收調(diào)節(jié)信號(hào)。在該實(shí)施例中，固定的電阻Rf 703與可變元件串聯(lián)。用于參考，圖6C是圖6B的更加詳細(xì)的版本，更詳細(xì)地，其包括電容和其它元件。(在圖6C中，電阻Rf 703,被示出為可變的，指示其或者至少其一部分是可調(diào)整的以便于設(shè)置電路的RC常數(shù);但是，至于REG值，這仍是固定的值并且不隨著調(diào)節(jié)水平而變化。)例如，其它實(shí)施例可以不同地布置供應(yīng)REF的劃分器的元件并且使用其它元件，諸如NMOS而不是PMOS。以此方式，用于栗的時(shí)鐘頻率CLK可以跟蹤負(fù)載的要求，如圖5B-D中所述。
[0045]對于任何變化，上述的布置可以增加功率節(jié)約并且減少電荷栗塊的電流消耗。通過調(diào)整栗時(shí)鐘頻率以調(diào)節(jié)栗操作，利用全時(shí)鐘掃頻的栗的最大驅(qū)動(dòng)強(qiáng)度匹配栗的DC負(fù)載用于更高效率。
[0046]通過PLL參考的多時(shí)鐘產(chǎn)生
[0047]在閃速存儲(chǔ)器中，功率消耗是用于性能的關(guān)鍵要素。為了降低功率消耗，需要更加有效的電荷栗和使用。因此，電荷栗需要它們自己的時(shí)鐘頻率使得它們的輸出能力可以匹配它們的負(fù)載。對于許多不同的供應(yīng)(電荷栗)，需要許多時(shí)鐘產(chǎn)生器。
[0048]這里呈現(xiàn)的用于時(shí)鐘產(chǎn)生的技術(shù)可以實(shí)現(xiàn)為用于許多應(yīng)用的集成電路上的外圍元件。具體地，這樣的時(shí)鐘電路通常是非易失性存儲(chǔ)器電路的一部分，該非易失性存儲(chǔ)器電路諸如閃速NAND存儲(chǔ)器和具有3D陣列類型結(jié)構(gòu)的非易失性存儲(chǔ)器。關(guān)于NAND存儲(chǔ)器裝置的更多的細(xì)節(jié)例如可以在美國專利號(hào)以及專利公開號(hào)20080158969; 5，570，315 ;5，903，495;和6，046，935中找到。關(guān)于具有3D陣列結(jié)構(gòu)的非易失性存儲(chǔ)器的更多細(xì)節(jié)例如可以在美國專利公開號(hào):2012-0147649; 2014-0192595;以及2014-0179068中找到。
[0049]關(guān)于存儲(chǔ)器裝置，半導(dǎo)體存儲(chǔ)器裝置包括:易失性存儲(chǔ)器裝置，諸如動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(“DRAM”)或靜態(tài)隨機(jī)存取存儲(chǔ)器(“SRAM”)裝置;非易失性存儲(chǔ)器裝置，諸如電阻式隨機(jī)存取存儲(chǔ)器(“ReRAM”)、電可擦除可編程只讀存儲(chǔ)器(“EEPR0M”)、閃速存儲(chǔ)器(也可以被認(rèn)為是EEPROM的子集)、鐵電隨機(jī)存取存儲(chǔ)器(“FRAM”)以及磁阻隨機(jī)存取存儲(chǔ)器(“MRAM” );以及其他能夠儲(chǔ)存信息的半導(dǎo)體元件。每種類型的存儲(chǔ)器裝置可以具有不同的配置。例如，閃速存儲(chǔ)器裝置可以以NAND或NOR配置來配置。
[0050]存儲(chǔ)器裝置可以以任何組合由無源和/或有源元件形成。以非限制性示例的方式，無源半導(dǎo)體存儲(chǔ)器元件包括ReRAM裝置元件，其在一些實(shí)施例中包括電阻率切換儲(chǔ)存元件，比如反熔絲、相變材料等，以及可選地包括操縱元件，比如二極管等。進(jìn)一步以非限制性示例的方式，有源半導(dǎo)體存儲(chǔ)器元件包括EEPROM和閃速存儲(chǔ)器裝置元件，其在一些實(shí)施例中包括含有電荷儲(chǔ)存區(qū)域的元件，諸如浮置柵極、導(dǎo)電納米粒子或電荷儲(chǔ)存電介質(zhì)材料。
[0051 ]多個(gè)存儲(chǔ)器元件可以被配置為使得它們串聯(lián)連接或者使得每個(gè)元件單獨(dú)可訪問。以非限制性示例的方式，在NAND配置(NAND存儲(chǔ)器)中的閃速存儲(chǔ)器裝置通常包含串聯(lián)連接的存儲(chǔ)器元件。NAND存儲(chǔ)器陣列可以被配置為使得陣列由多個(gè)存儲(chǔ)器串構(gòu)成，其中串由共享單個(gè)位線并作為一組被訪問的多個(gè)存儲(chǔ)器元件構(gòu)成。可替換地，存儲(chǔ)器元件可以被配置為使得每個(gè)元件單獨(dú)可訪問，例如NOR存儲(chǔ)器陣列。NAND和NOR存儲(chǔ)器配置是示例性的，并且可以以其它方式配置存儲(chǔ)器元件。
[0052]位于基板內(nèi)和/或基板以上的半導(dǎo)體存儲(chǔ)器元件可以以二維或者三維布置，比如二維存儲(chǔ)器結(jié)構(gòu)或三維存儲(chǔ)器結(jié)構(gòu)。
[0053]在二維存儲(chǔ)器結(jié)構(gòu)中，半導(dǎo)體存儲(chǔ)器元件被布置在單個(gè)平面或者單個(gè)存儲(chǔ)器裝置級(jí)中。典型地，在二維存儲(chǔ)器結(jié)構(gòu)中，存儲(chǔ)器元件被布置在基本上平行于支撐存儲(chǔ)器元件的基板的主表面而延伸的平面中(例如，在x-z方向平面中)?；蹇梢允窃谄渖匣蚱渲行纬纱鎯?chǔ)器元件的層的晶片，或者它可以是在存儲(chǔ)器元件形成之后附接到存儲(chǔ)器元件的載體基板。作為非限制性示例，基板可以包括諸如硅的半導(dǎo)體。
[0054]存儲(chǔ)器元件可以以有序的陣列布置在單個(gè)存儲(chǔ)器裝置級(jí)中，比如以多個(gè)行和/或列。但是，存儲(chǔ)器元件可以以不規(guī)則或者非正交的配置而陣列排列。存儲(chǔ)器元件每個(gè)可以具有兩個(gè)或更多個(gè)電極或接觸線，諸如位線和字線。
[0055]三維存儲(chǔ)器陣列被布置為使得存儲(chǔ)器元件占據(jù)多個(gè)平面或多個(gè)存儲(chǔ)器裝置級(jí)，從而形成三維的結(jié)構(gòu)(即，在X、y和z方向中，其中y方向基本上垂直于基板的主表面，并且X和z方向基本上平行于基板的主表面)。
[0056]作為非限制性示例，三維存儲(chǔ)器結(jié)構(gòu)可以被垂直地布置為多個(gè)二維存儲(chǔ)器裝置級(jí)的堆疊。作為另一非限制性示例，三維存儲(chǔ)器陣列可以被布置為多個(gè)垂直的列(例如，基本上垂直地于基板的主表面即在y方向上延伸的列)，其中每個(gè)列具有在每列中的多個(gè)存儲(chǔ)器元件。列可以布置在二維配置中，例如在χ-ζ平面中，產(chǎn)生存儲(chǔ)器元件的三維布置，元件在多個(gè)垂直地堆疊的存儲(chǔ)器平面上。存儲(chǔ)器元件在三維中的其它配置也可以組成三維存儲(chǔ)器陣列。
[0057]以非限制性示例的方式，在三維NAND存儲(chǔ)器陣列中，存儲(chǔ)器元件可以耦合在一起以在單個(gè)水平的(例如，x-z)存儲(chǔ)器裝置級(jí)中形成NAND串?？商鎿Q地，存儲(chǔ)器元件可以耦合在一起以形成穿過多個(gè)水平的存儲(chǔ)器裝置級(jí)的垂直的NAND串?？梢栽O(shè)想其它三維配置，其中一些NAND串包含在單個(gè)存儲(chǔ)器級(jí)中的存儲(chǔ)器元件，而其它串包含跨過多個(gè)存儲(chǔ)器級(jí)的存儲(chǔ)器元件。三維存儲(chǔ)器陣列也可以以NOR配置和以ReRAM配置來設(shè)計(jì)。
[0058]典型地，在單片三維存儲(chǔ)器陣列中，一個(gè)或多個(gè)存儲(chǔ)器裝置級(jí)形成在單個(gè)基板上?？蛇x地，單片三維存儲(chǔ)器陣列也可以具有至少部分在單個(gè)基板內(nèi)的一個(gè)或多個(gè)存儲(chǔ)器層。作為非限制性示例，基板可以包括諸如硅的半導(dǎo)體。在單片三維陣列中，組成陣列的每個(gè)存儲(chǔ)器裝置級(jí)的層通常形成在陣列的下面的存儲(chǔ)器裝置級(jí)的層上。但是，單片三維存儲(chǔ)器陣列的相鄰存儲(chǔ)器裝置級(jí)的層可以被共享或者在存儲(chǔ)器裝置級(jí)之間具有中間層。
[0059]而且，二維陣列可以單獨(dú)地形成并且然后封裝在一起以形成具有多個(gè)存儲(chǔ)器層的非單片存儲(chǔ)器裝置。例如，可以通過在單獨(dú)的基板上形成存儲(chǔ)器級(jí)并且然后將存儲(chǔ)器級(jí)一個(gè)在另一個(gè)上堆疊而形成非單片堆疊的存儲(chǔ)器?？梢栽诙询B之前將基板減薄或者從存儲(chǔ)器裝置級(jí)移除，但是由于存儲(chǔ)器裝置級(jí)初始形成在單獨(dú)的基板之上，所以得到的存儲(chǔ)器陣列不是單片三維存儲(chǔ)器陣列。此外，多個(gè)二維存儲(chǔ)器陣列或三維存儲(chǔ)器陣列(單片或非單片)可以形成在單獨(dú)的芯片上并且然后封裝在一起以形成堆疊芯片存儲(chǔ)器裝置。
[0060]存儲(chǔ)器元件的操作以及與存儲(chǔ)器元件的通信通常需要相關(guān)聯(lián)的電路。作為非限制性示例，存儲(chǔ)器裝置可以具有用于控制和驅(qū)動(dòng)存儲(chǔ)器元件以實(shí)現(xiàn)諸如編程和讀取的功能的電路。該相關(guān)聯(lián)的電路可以與存儲(chǔ)器元件在相同的基板上和/或在單獨(dú)的基板上。例如，用于存儲(chǔ)器讀取-寫入操作的控制器可以位于單獨(dú)的控制器芯片上和/或與存儲(chǔ)器元件在相同的基板上。
[0061 ]應(yīng)認(rèn)識(shí)到的是，以下不限于所述的二維和三維示例性結(jié)構(gòu)，而是覆蓋在本文所述的精神和范圍內(nèi)的所有相關(guān)的存儲(chǔ)器結(jié)構(gòu)。
[0062]無論在存儲(chǔ)器裝置上還是在其它電路上提供多個(gè)單獨(dú)的時(shí)鐘信號(hào)的一個(gè)方式是其中每個(gè)時(shí)鐘由單獨(dú)可修整的RC-振蕩器產(chǎn)生，這需要更大的面積和Icc。在此部分中，替代地呈現(xiàn)用于通過鎖相環(huán)(PLL)以某個(gè)頻率產(chǎn)生參考時(shí)鐘、并且然后使用電壓控制(VCTRL)作為參考來設(shè)置作為其它得到的頻率的最大值或最小值的技術(shù)。通過其他控制或輸入，其還可以被用于產(chǎn)生可以被修整為固定的值或者在應(yīng)用中(on the fly)可調(diào)整的許多不同的時(shí)鐘頻率。由于VCO可以通過使用幾個(gè)反相器(環(huán)形振蕩器)形成，所以Icc和面積相對于具有多個(gè)單獨(dú)可修整的RC-振蕩器可以減小。
[0063]圖7關(guān)注類似于以上關(guān)于圖6A-C描述的用于產(chǎn)生在NAND閃速系統(tǒng)或3D型非易失性存儲(chǔ)器系統(tǒng)中的時(shí)鐘信號(hào)的示例。由于用于電荷栗在不同的負(fù)載條件下獲得高效率(降低的Icc)的、用于其它栗的、邏輯等的專用的時(shí)鐘，通常將存在許多時(shí)鐘產(chǎn)生器。圖7示出了對于其中各種邏輯、栗和其它電路需要一個(gè)時(shí)鐘(CLK)并且兩個(gè)獨(dú)立調(diào)節(jié)的栗(A、B)接收相應(yīng)的時(shí)鐘信號(hào)驅(qū)動(dòng)兩個(gè)不同的負(fù)載的示例的此情況。這些時(shí)鐘產(chǎn)生電路的每一個(gè)將是獨(dú)特的，諸如在圖左側(cè)或者在圖6A-C中更加詳細(xì)地示出的。多個(gè)時(shí)鐘產(chǎn)生電路導(dǎo)致更大的面積以及更高的電流消耗(Ice)。
[0064]為了降低面積要求、電流消耗或者這兩者，本章節(jié)呈現(xiàn)了用于通過鎖相環(huán)(PLL)以某個(gè)頻率產(chǎn)生參考時(shí)鐘、然后使用一個(gè)或多個(gè)電壓控制(VCTRL)作為參考來設(shè)置其它得到的頻率的最大值或最小值的技術(shù)。通過其他控制或輸入，這可以被用于通過使用壓控振蕩器(VCO)產(chǎn)生許多不同的時(shí)鐘頻率:例如，被修整為固定的或者在應(yīng)用中可調(diào)整的時(shí)鐘頻率，諸如用于電荷栗的調(diào)節(jié)的時(shí)鐘頻率。由于VCO可以由幾個(gè)反相器(環(huán)形振蕩器)形成，因此Icc和面積可以減小。注意，盡管傳統(tǒng)上PLL的焦點(diǎn)傳統(tǒng)上針對準(zhǔn)確性(低噪聲)和高速度，但是在此焦點(diǎn)更多的在于減小布局面積和Icc，其中所涉及的頻率比普通PLL應(yīng)用相對較低。
[0065]圖8A和SB關(guān)注鎖相環(huán)(PLL)和在這里的示例性實(shí)施例中的一些基本部件。輸入?yún)⒖紩r(shí)鐘連同從輸出時(shí)鐘(CLK_0UT)得到的時(shí)鐘(CLK_REF_0UT)在相位/頻率檢測器(PFD) 801處被接收。基于這兩個(gè)值，PFD 801產(chǎn)生被供應(yīng)到電荷栗803的上(UP)和下(DOWN)，該電荷栗803的輸出經(jīng)過低通濾波器805以提供控制電壓VCTRL來調(diào)節(jié)振蕩器807，以產(chǎn)生輸出時(shí)鐘CLK_0UT。(示出的在PLL中的在FH)和低通濾波器之間的電荷栗在這里被更多地用作開關(guān)而不是高電壓電荷栗。)圖8B是VCO的示例性實(shí)施例，示出了如何使用VCTRL來控制被鏡像以控制CLK_0UT的電流Iref XLieOUT然后通過分頻器809被反饋回并且回到PFD 801。例如，考慮給定的CLK_REF = 200ns、具有N=4的分頻器以及目標(biāo)為CLK_0UT = 50ns的示例。一旦被啟用(enable)，PFD 801 將調(diào)整VCTRL使得CLK_0UT將達(dá)到50ns的目標(biāo)并且CLK_REF_0UT將與CLK_REF在200ns處同相。電路將最終鎖定在目標(biāo)頻率并且VCTRL變?yōu)橛糜诰哂薪o定CLK_REF的CLK_0UT的穩(wěn)定電壓。VCTRL維持將鏡像以控制環(huán)形振蕩器的供應(yīng)的電流(Iref)，其中(見圖8B) Iref = Ires = VR/R。
[0066]圖9A和9B關(guān)注相位/頻率檢測器(PR))功能。這將檢測參考時(shí)鐘(在圖8A中的CLK_REF)和PLL輸出(在圖8 A中的CLK_REF_0UT)的邊沿:如果REF較快，栗充電到VCTRL中以增加PLL輸出頻率;并且如果REF較慢，栗從VCTRL放電電荷以降低PLL輸出頻率。如圖9A中所示，REF較快，使得UP信號(hào)為高，直到檢測到PLL出(Out)邊沿，并且增加VCTRL以增加PLL頻率。在圖9B中，REF較慢，所以DOWN信號(hào)為高，直到檢測到REF邊沿，并且降低VCTRL以降低PLL頻率。
[0067]圖10示出了用于產(chǎn)生兩個(gè)額外的時(shí)鐘的示例性實(shí)施例。圖8A的元件重復(fù)并且類似地編號(hào)，還示出了參考時(shí)鐘產(chǎn)生器CLKGEN 800。除了振蕩器以外可以然后產(chǎn)生額外的時(shí)鐘信號(hào)，其中這里示出了兩個(gè)，VCO 811產(chǎn)生0^_六并且￥0) 821產(chǎn)生CLK_B。額外的時(shí)鐘信號(hào)是可修整的并且然后還可以在應(yīng)用中被控制，諸如基于來自電荷栗的要被用于調(diào)節(jié)目的的反饋?；诰哂幸阎腃LK_OUT頻率的建立的VCTRL_REF，可以通過幾個(gè)參數(shù)得到其它頻率。VCTRL_REF現(xiàn)在可以被用作參考點(diǎn)。單獨(dú)的控制(例如TRm_A〈M:1>)可以被用于調(diào)整或者精調(diào)(fine tune)得到的頻率。單獨(dú)的VCTRL(例如可以是來自栗的反饋的VCTRL_A)可以被用于在應(yīng)用中調(diào)制頻率。
[0068]通過經(jīng)鎖相環(huán)(PLL)以某個(gè)頻率產(chǎn)生參考時(shí)鐘，電壓控制(VCTRL)是已知的并且被用作參考以設(shè)置其它得到的頻率的最大值或最小值。通過其他控制或輸入，其還可以被用于產(chǎn)生可以被修整為固定的值或者在應(yīng)用中可調(diào)整的、在額外的VCO電路中的許多其它所需的不同的時(shí)鐘頻率。由于VCO可以由幾個(gè)反相器(作為環(huán)形振蕩器)構(gòu)成，用于產(chǎn)生這些多個(gè)時(shí)鐘所需要的總電流(Icc)和面積可以減小。存在用于最大參考或最小參考VCO實(shí)施例的許多不同的配置。
[0069]圖11示出了用于最大參考VCO實(shí)施例的一個(gè)實(shí)施例。這里，基礎(chǔ)元件仍如在圖8B的示例性實(shí)施例中那樣布置，盡管對于振蕩器有其它布置。忽略遠(yuǎn)端左分支(具有晶體管905 )，電路如圖8B中那樣，輸出時(shí)鐘(CLK_X)由在901的柵極上的來自PLL的VCTRL_REF水平確定。給定￥(^此_1^^，通過以了1?頂_乂〈1:1>調(diào)整電阻器1? 903，Ires和Iref將改變。其將影響VSUP_C0M/VSRC_C0M并且調(diào)整振蕩器頻率。如果還期望在應(yīng)用中改變頻率，比如使用來自電荷栗的調(diào)節(jié)電路的反饋，這可以通過包含具有(P或N型)晶體管905的左分支而實(shí)現(xiàn)。通過調(diào)整到905的柵極的VCTRL_X，等式現(xiàn)在被改變?yōu)?代8 = 1代€+1￥(:廿1，影響￥31^_0)1/￥31^_COM比率并且調(diào)整振蕩器頻率，使得VCTRL_X可以被用于將CLK值從如由VCTRL_REF和修整值設(shè)置的最大值向下調(diào)節(jié)。
[0070]圖12A和12B關(guān)注用于具體示例的該布置的CLK控制。圖12A示出了用于參考PLL時(shí)鐘的VCTRL_REF掃頻并且圖12B示出了當(dāng)VCTRL_REF被設(shè)置到50ns或20MHz時(shí)，改變VCTRL_X將進(jìn)一步調(diào)整(從最大值減慢)次級(jí)振蕩器的輸出時(shí)鐘頻率。
[0071]圖13提供對于特定實(shí)現(xiàn)方式的Icc比較。在具有至少2個(gè)時(shí)鐘頻率(例如，50ns和80ns)的系統(tǒng)中，本章節(jié)的實(shí)施例可以節(jié)約至少25%的Icc。由于時(shí)鐘頻率的單位增加，將更加進(jìn)一步實(shí)現(xiàn)節(jié)約，因?yàn)槊總€(gè)額外的時(shí)鐘將消耗最大16uA。
[0072]而圖11呈現(xiàn)了最大參考VCO實(shí)施例，圖14示出了最小參考VCO實(shí)施例。除了具有晶體管1005的遠(yuǎn)端左分支以外，基本的VCO與在圖8A中或(仍沒有左分支)圖11中的相同。給定到1001的柵極的VCTRL_REF，通過以ΤΙ?Μ_Χ〈Μ:1>調(diào)整電阻器R 1003，Ires和Iref將改變，影響VSUP_C0M/VSRC_C0M并且調(diào)整振蕩器頻率，如對于圖11那樣。左分支現(xiàn)在從以上晶體管1001排出電流;通過調(diào)整(P或N型)晶體管1005的柵極上的VCTRL_X，電流等式現(xiàn)在對于最小頻率改變?yōu)閘ref = lres+lvctrl。這將影響VSUP_C0M/VSRC_C0M比率并且在應(yīng)用中調(diào)整振蕩器頻率，使得VCTRL_X可以被用于將CLK值從如由VCTRL_REF和修整值設(shè)置的最小值向上調(diào)
-K-
T O
[0073]圖15-17呈現(xiàn)了對圖11的最大參考VCO實(shí)施例的一些變化。在這些的每一個(gè)中，VCTRL_X控制晶體管以在振蕩器的各個(gè)分支處提供額外的電流以添加電流并且增加輸出頻率。對于最小參考VCO實(shí)施例也可以實(shí)現(xiàn)在圖14上的類似變化，但是替代地使用排出電流。
[0074]溫度系數(shù)修整
[0075]已經(jīng)注意到的是，諸如以上關(guān)于圖6A_C、8B、11或14-17所討論的那些的時(shí)鐘產(chǎn)生電路可能展現(xiàn)出它們頻率的溫度依賴性。這可能轉(zhuǎn)而在使用時(shí)鐘信號(hào)的電路中引入依賴于溫度的行為。例如，在上述非易失性存儲(chǔ)器應(yīng)用中，該溫度依賴性可能將其自身展現(xiàn)在編程次數(shù)中，相對于在25C時(shí)，例如在85C時(shí)在編程次數(shù)方面引入顯著的增加。為了補(bǔ)償該影響，本章節(jié)考慮使用溫度信息和依賴于該溫度信息的偏置源，其可以在裸芯分選(die-sort)時(shí)被修整以提供具有降低的溫度依賴性的時(shí)鐘振蕩器。
[0076]圖18類似于圖6B，但是沒有晶體管701'以簡化本章節(jié)的討論。(盡管以下討論基于該具體的示例性電路，但是其可以延伸到以上呈現(xiàn)的各種實(shí)施例。)基于Iref2 = N/M*Iref，OSC頻率極大地由經(jīng)過電阻器R的Iref確定，經(jīng)過電阻器R的Iref有效地控制電容器C的放電率。由于源于溫度的電阻的變化和晶體管變化，OSC頻率具有正溫度系數(shù)(TCO)。這在圖19中示意性地示出。
[0077]通過使用具有溫度信息(tempcode，溫度碼)的電流宿或電流源調(diào)整Iref/Iref 2的比率，可以對依賴于溫度的行為做出補(bǔ)償。在圖20中示出了示例性實(shí)施例。在該示例性實(shí)施例中，電流宿連接在內(nèi)部參考電壓節(jié)點(diǎn)REF和地之間，其中電流量是對于溫度電路的溫度碼值的非減函數(shù)值，該溫度電路也可以形成在集成電路上。(如果與如圖19中所示的時(shí)段隨著溫度而增加相反，時(shí)段減小，則可以使用連接在電源水平和REF節(jié)點(diǎn)之間的電流源，如在下面關(guān)于圖22和23所討論的。)在左邊，圖20示出了電流宿的示例性實(shí)施例，其中其柵極被連接以接收溫度碼值的第一晶體管連接在REF節(jié)點(diǎn)以及經(jīng)第二晶體管到地之間。在修整期間可以設(shè)置第二晶體管的柵極電壓VBIAS。該布置有效地將抵消溫度系數(shù)應(yīng)用到OSC頻率，這可以補(bǔ)償以減小OSC的溫度依賴性。結(jié)果在圖21中示意性示出，其中修整值VBIAS和溫度碼提供了在操作范圍上的平坦時(shí)段。
[0078]取決于實(shí)現(xiàn)方式，VBIAS水平和溫度碼可以是數(shù)字的或模擬的。例如，存儲(chǔ)器電路可能已經(jīng)具有數(shù)字溫度感測元件，該數(shù)字溫度感測元件也可以被用于在此供應(yīng)溫度碼值。位的數(shù)量可以基于將要覆蓋的溫度的范圍以及所期望的準(zhǔn)確性的水平，比如對于-40C到125C的范圍具有5位，如圖21中所示。
[0079]在示例性修整流程中，在第一溫度處(比如圖21中的85C)，溫度碼可以初始地從溫度傳感器獲取，或者基于特征值而硬連線(hardwire)。振蕩器頻率然后被修整到目標(biāo)值。作為第二溫度，例如-30C，則溫度碼也可以從溫度傳感器獲取或者基于特征值而硬連線。對目標(biāo)值的修整可以基于例如用于VBIAS的3位修整值而設(shè)置。
[0080]如上所述，如果不是如圖19中所示的時(shí)段隨著溫度而增加而是時(shí)段減小，則可以使用連接在電源水平和REF節(jié)點(diǎn)之間的電流源。圖22示出了替換實(shí)施例，其中除了連接在REF節(jié)點(diǎn)和地之間的可變電流宿以外，電流源也被包含在電源水平(這里是與用于振蕩器的相同的電源水平)和REF節(jié)點(diǎn)之間。該組合的實(shí)施例允許對于時(shí)段隨著溫度增加或者減小時(shí)的組合應(yīng)對。圖23類似于圖21，但是示出了溫度行為和圖22的而不是圖20的電路的修整。[0081 ]
[0082]^了說明和描述的目的而呈現(xiàn)本發(fā)明的以上詳細(xì)描述。其并非意欲是窮舉性的或者將本發(fā)明限制到所公開的精確形式。鑒于上述教導(dǎo)，許多修改和變化是可能的。選擇所述的實(shí)施例以便于最好地闡釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使其它本領(lǐng)域技術(shù)人員能夠以合適于所預(yù)期的具體使用的各種修改來最好地利用各個(gè)實(shí)施例。所意欲的是本發(fā)明的范圍由所附權(quán)利要求定義。
【主權(quán)項(xiàng)】
1.一種形成在集成電路上的時(shí)鐘產(chǎn)生電路，包括: 振蕩器，連接以接收內(nèi)部參考電壓并且從該內(nèi)部參考電壓產(chǎn)生時(shí)鐘信號(hào)，其中所述時(shí)鐘信號(hào)的頻率取決于所述內(nèi)部參考電壓的水平；以及 內(nèi)部參考電壓產(chǎn)生電路，包括: 可變電阻元件，連接在電源水平和內(nèi)部節(jié)點(diǎn)之間，其中所述內(nèi)部參考電壓取自所述內(nèi)部節(jié)點(diǎn)；以及 可變電流源，連接在所述內(nèi)部節(jié)點(diǎn)和第一電壓水平節(jié)點(diǎn)之間，并且連接以接收溫度碼，其中流過在所述內(nèi)部節(jié)點(diǎn)和所述第一電壓水平節(jié)點(diǎn)之間的可變電流源的電流量取決于所述溫度碼。2.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中第一電壓水平節(jié)點(diǎn)連接到所述電源水平，并且從所述第一電壓水平節(jié)點(diǎn)流到所述內(nèi)部節(jié)點(diǎn)的電流量是所述溫度碼的非減函數(shù)。3.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中第一電壓水平節(jié)點(diǎn)連接地，并且從所述內(nèi)部節(jié)點(diǎn)流到所述第一電壓水平節(jié)點(diǎn)的電流量是所述溫度碼的非減函數(shù)。4.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述內(nèi)部參考電壓產(chǎn)生電路還包括: 二極管，連接在所述內(nèi)部節(jié)點(diǎn)和地之間。5.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述內(nèi)部參考電壓產(chǎn)生電路還包括: 第一固定電阻，連接在所述內(nèi)部節(jié)點(diǎn)和地之間。6.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述振蕩器是張弛振蕩器電路。7.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述振蕩器是環(huán)形振蕩器電路。8.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述內(nèi)部參考電壓產(chǎn)生電路還包括: 二極管，連接在所述內(nèi)部節(jié)點(diǎn)和地之間。9.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述可變電流源包括連接在所述內(nèi)部節(jié)點(diǎn)和所述第一電壓水平節(jié)點(diǎn)之間的第一晶體管，該第一晶體管的控制柵極被連接以接收所述溫度碼。10.如權(quán)利要求9所述的時(shí)鐘產(chǎn)生電路，其中所述第一晶體管通過第二晶體管連接到所述第一電壓水平節(jié)點(diǎn)，所述第二晶體管具有被設(shè)置到可修整的偏置水平的控制柵極。11.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述溫度碼是多位數(shù)字值。12.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述溫度碼是模擬值。13.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述集成電路還包括溫度感測電路以提供所述溫度碼。14.如權(quán)利要求1所述的時(shí)鐘產(chǎn)生電路，其中所述集成電路是非易失性存儲(chǔ)器電路。15.如權(quán)利要求14所述的時(shí)鐘產(chǎn)生電路，其中所述存儲(chǔ)器電路是單片三維半導(dǎo)體存儲(chǔ)器裝置，其中存儲(chǔ)器單元被布置在硅基板之上的多個(gè)物理級(jí)中，并且包括電荷儲(chǔ)存介質(zhì)。16.—種在形成在集成電路上的時(shí)鐘產(chǎn)生電路中產(chǎn)生時(shí)鐘信號(hào)的方法，所述時(shí)鐘產(chǎn)生電路包括振蕩器和內(nèi)部參考電壓產(chǎn)生電路，該內(nèi)部參考電壓產(chǎn)生電路包括連接在電源水平和內(nèi)部節(jié)點(diǎn)之間的可變電阻元件、以及連接在所述內(nèi)部節(jié)點(diǎn)和第一電壓水平節(jié)點(diǎn)之間的可變電流源，所述方法包括: 在所述可變電流源處接收溫度碼； 產(chǎn)生流過在所述內(nèi)部節(jié)點(diǎn)和所述第一電壓水平節(jié)點(diǎn)之間的可變電流源的電流，其中所述電流的量取決于所述溫度碼； 從所述內(nèi)部節(jié)點(diǎn)提供內(nèi)部參考電壓； 在所述振蕩器處接收所述內(nèi)部參考電壓；以及 由所述振蕩器從所述內(nèi)部參考電壓產(chǎn)生時(shí)鐘信號(hào)，其中所述時(shí)鐘信號(hào)的頻率取決于所述內(nèi)部參考電壓的水平。17.如權(quán)利要求16所述的方法，其中第一電壓水平節(jié)點(diǎn)連接到所述電源水平并且從所述第一電壓水平節(jié)點(diǎn)流到所述內(nèi)部節(jié)點(diǎn)的電流量是所述溫度碼的非減函數(shù)。18.如權(quán)利要求16所述的方法，其中第一電壓水平節(jié)點(diǎn)連接到地，并且從所述內(nèi)部節(jié)點(diǎn)流到所述第一電壓水平節(jié)點(diǎn)的電流量是所述溫度碼的非減函數(shù)。19.如權(quán)利要求16所述的方法，其中所述振蕩器是張弛振蕩器電路。20.如權(quán)利要求16所述的方法，其中所述振蕩器是環(huán)形振蕩器電路。21.如權(quán)利要求16所述的方法，其中所述存儲(chǔ)器電路是單片三維半導(dǎo)體存儲(chǔ)器裝置，其中存儲(chǔ)器單元被布置在硅基板之上的多個(gè)物理級(jí)中，并且包括電荷儲(chǔ)存介質(zhì)。
【文檔編號(hào)】H03K3/011GK105874711SQ201580003479
【公開日】2016年8月17日
【申請日】2015年2月24日
【發(fā)明人】J.H.黃, A.I-M.常, J.帕克
【申請人】桑迪士克科技有限責(zé)任公司