一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法
【專利摘要】本發(fā)明公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法，該裝置的粗延時(shí)產(chǎn)生模塊在系統(tǒng)時(shí)鐘下運(yùn)行，對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，并分別產(chǎn)生脈沖寬度為系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)，細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)的抽頭選擇輸入的信號(hào)延遲鏈，粗延時(shí)脈沖通過全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊送入信號(hào)延遲鏈的各個(gè)抽頭輸入；細(xì)延時(shí)編程模塊根據(jù)所需細(xì)延時(shí)產(chǎn)生相應(yīng)的獨(dú)熱碼送到信號(hào)延遲鏈的各個(gè)抽頭選擇輸入，進(jìn)而控制粗延時(shí)脈沖是否經(jīng)過信號(hào)延遲鏈上的各細(xì)延時(shí)單元，并在信號(hào)延遲鏈的尾端輸出結(jié)束脈沖。本發(fā)明通過細(xì)延時(shí)編程模塊對(duì)細(xì)延時(shí)產(chǎn)生模塊的控制，將粗延時(shí)脈沖信號(hào)通過信號(hào)延遲鏈可實(shí)現(xiàn)十皮秒的精確延時(shí)，延時(shí)動(dòng)態(tài)范圍可達(dá)數(shù)秒。
【專利說明】
_種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及精密時(shí)間延遲與測量技術(shù)領(lǐng)域，更特別的，本發(fā)明涉及一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法。
【背景技術(shù)】
[0002]對(duì)于延時(shí)脈沖發(fā)生器經(jīng)常在高精度的觸發(fā)同步和時(shí)間-數(shù)字轉(zhuǎn)換器的定標(biāo)中使用，同時(shí)在自動(dòng)化測試儀器領(lǐng)域也有著廣泛的應(yīng)用。而精密時(shí)間延遲在航天領(lǐng)域、空間研究領(lǐng)域、通信、生物醫(yī)藥、地球動(dòng)力學(xué)、相對(duì)論研究等等諸多領(lǐng)域有著重要的應(yīng)用，例如:空間高能粒子譜儀和等離子體譜儀的飛行時(shí)間測量系統(tǒng)、飛行時(shí)間質(zhì)譜儀、衛(wèi)星高度計(jì)、空間測距儀、空間遙測、量子通訊領(lǐng)域中的時(shí)間定標(biāo)等等。精密時(shí)間延遲技術(shù)的應(yīng)用已經(jīng)深入到人們社會(huì)生活的方方面面。
[0003]目前的延時(shí)電路主要分為模擬延時(shí)電路與數(shù)字延時(shí)電路，模擬延時(shí)電路由于利用模擬器件產(chǎn)生延時(shí)，具有系統(tǒng)固有延時(shí)大、延時(shí)固定以及延時(shí)精度差等缺點(diǎn)，從而限制了它的應(yīng)用;而數(shù)字延時(shí)電路具有延時(shí)精度高、時(shí)間可編程等優(yōu)點(diǎn)，但是目前只能用專用延時(shí)芯片來實(shí)現(xiàn)，然而專用可編程延時(shí)芯片價(jià)格比較昂貴，功能和模式比較單一，給電路設(shè)計(jì)帶來不便。

【發(fā)明內(nèi)容】

[0004]本發(fā)明的目的在于提供一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法，基于FPGA進(jìn)行設(shè)計(jì)以實(shí)現(xiàn)皮秒級(jí)可編程的延時(shí)脈沖，延時(shí)精度高，且延時(shí)動(dòng)態(tài)范圍大，適用于數(shù)字電路中的各種延時(shí)需求。
[0005]為達(dá)到上述目的，本發(fā)明提供了以下技術(shù)方案:
[0006]本發(fā)明公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，基于FPGA現(xiàn)場可編程邏輯器件，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，其中，
[0007]所述系統(tǒng)時(shí)鐘分發(fā)模塊用于向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘；
[0008]所述粗延時(shí)產(chǎn)生模塊由所述系統(tǒng)時(shí)鐘驅(qū)動(dòng)，用于對(duì)所述系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)；
[0009]所述細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)抽頭選擇輸入的信號(hào)延遲鏈，用于對(duì)所述粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并輸出結(jié)束脈沖信號(hào)；
[0010]所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊用于將所述粗延時(shí)脈沖信號(hào)傳輸至所述信號(hào)延遲鏈的各個(gè)抽頭；
[0011]所述細(xì)延時(shí)編程模塊用于根據(jù)所需細(xì)延時(shí)控制所述信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖信號(hào)相對(duì)于粗延時(shí)脈沖信號(hào)在所述信號(hào)延遲鏈上的延遲路徑。
[0012]優(yōu)選的，所述現(xiàn)場可編程邏輯器件為Kintex-7、Virtex-7、Artix-7、Virtex_5或Virtex-6等系列器件。
[0013]其中，所述系統(tǒng)時(shí)鐘分發(fā)模塊由外部晶振提供的時(shí)鐘驅(qū)動(dòng)，且提供的所述系統(tǒng)時(shí)鐘的頻率倍頻至500MHz。
[0014]其中，所述粗延時(shí)產(chǎn)生模塊輸出的所述起始脈沖信號(hào)和所述粗延時(shí)脈沖信號(hào)以及經(jīng)過所述信號(hào)延遲鏈后輸出的所述結(jié)束脈沖信號(hào)的脈沖寬度均為I個(gè)系統(tǒng)時(shí)鐘周期。
[0015]其中，所述信號(hào)延遲鏈通過49個(gè)進(jìn)位原語CARRY4單元串聯(lián)構(gòu)成，用來覆蓋I個(gè)系統(tǒng)時(shí)鐘周期，且所述信號(hào)延遲鏈不超過一個(gè)時(shí)鐘域的高度。
[0016]優(yōu)選的，所述CARRY4單元由4個(gè)進(jìn)位選擇器串聯(lián)組成。
[0017]優(yōu)選的，所述CARRY4單元包括4個(gè)抽頭輸入、4個(gè)抽頭選擇輸入、I個(gè)上級(jí)進(jìn)位輸入、I個(gè)下級(jí)進(jìn)位輸出。
[0018]其中，所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)是通過調(diào)用全局時(shí)鐘資源BUFG來對(duì)粗延時(shí)脈沖進(jìn)行驅(qū)動(dòng)和扇出到信號(hào)延遲鏈的196個(gè)抽頭輸入，所述BUFG單元為全局緩沖單元，其中，所述BUFG到信號(hào)延遲鏈抽頭輸入的配置方式為O位BUFG扇出到各偶數(shù)位的所述CARRY4單元的抽頭輸入，I位BUFG扇出到各奇數(shù)位的所述CARRY4單元的抽頭輸入。
[0019]其中，所述細(xì)延時(shí)編程模塊根據(jù)所需的細(xì)延時(shí)生成表示抽頭送入所述信號(hào)延遲鏈位置的獨(dú)熱碼，再將所述獨(dú)熱碼送入所述信號(hào)延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號(hào)延遲鏈上有效的延遲路徑。
[0020]本發(fā)明在上述公開的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置基礎(chǔ)上，還公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法，基于上述所述的可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，該方法包括:
[0021 ]所述系統(tǒng)時(shí)鐘分發(fā)模塊向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘；
[0022]所述粗延時(shí)產(chǎn)生模塊對(duì)所述系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)；
[0023]所述細(xì)延時(shí)產(chǎn)生模塊為具有多抽頭的信號(hào)延遲鏈，對(duì)所述粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并在鏈尾輸出結(jié)束脈沖信號(hào)；
[0024]所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊將所述粗延時(shí)脈沖信號(hào)傳輸至所述信號(hào)延遲鏈的各個(gè)抽頭；
[0025]所述細(xì)延時(shí)編程模塊據(jù)所需細(xì)延時(shí)控制所述信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖在所述信號(hào)延遲鏈上經(jīng)過的延遲路徑。
[0026]經(jīng)由上述的技術(shù)方案可知，與現(xiàn)有技術(shù)相比，本發(fā)明公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法，該延時(shí)脈沖產(chǎn)生裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，粗延時(shí)產(chǎn)生模塊在系統(tǒng)時(shí)鐘下運(yùn)行，對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，并分別產(chǎn)生脈沖寬度為系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)，起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)之間的延時(shí)為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期，細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)的抽頭選擇輸入的信號(hào)延遲鏈，粗延時(shí)脈沖通過全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊送入信號(hào)延遲鏈的各個(gè)抽頭輸入;細(xì)延時(shí)編程模塊根據(jù)所需細(xì)延時(shí)產(chǎn)生相應(yīng)的獨(dú)熱碼送到信號(hào)延遲鏈的各個(gè)抽頭選擇輸入，進(jìn)而控制粗延時(shí)脈沖是否經(jīng)過信號(hào)延遲鏈上的各細(xì)延時(shí)單元，并在信號(hào)延遲鏈的尾端輸出結(jié)束脈沖。本發(fā)明通過細(xì)延時(shí)編程模塊對(duì)細(xì)延時(shí)產(chǎn)生模塊的控制，將粗延時(shí)脈沖信號(hào)通過信號(hào)延遲鏈可實(shí)現(xiàn)十皮秒的精確延時(shí)，延時(shí)動(dòng)態(tài)范圍可達(dá)數(shù)秒。
【附圖說明】
[0027]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0028]圖1為本發(fā)明實(shí)施例公開的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置結(jié)構(gòu)示意圖；
[0029]圖2為本發(fā)明實(shí)施例中延時(shí)脈沖產(chǎn)生的主要原理示意圖；
[0030]圖3為本發(fā)明實(shí)施例中提到的CARRY4的結(jié)構(gòu)示意圖；
[0031 ]圖4為本發(fā)明實(shí)施例公開的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法流程示意圖；
[0032]圖5為本發(fā)明實(shí)施例中起始脈沖延遲單元0DLEAYE2輸入輸出示意圖。
【具體實(shí)施方式】
[0033]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0034]請(qǐng)參閱附圖1，圖1為本發(fā)明實(shí)施例公開的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置結(jié)構(gòu)示意圖。本發(fā)明實(shí)施例公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，基于FPGA現(xiàn)場可編程邏輯器件，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊101、粗延時(shí)產(chǎn)生模塊102、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊103、細(xì)延時(shí)產(chǎn)生模塊104以及細(xì)延時(shí)編程模塊105，其中，
[0035]系統(tǒng)時(shí)鐘分發(fā)模塊1I用于向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘;粗延時(shí)產(chǎn)生模塊12由系統(tǒng)時(shí)鐘驅(qū)動(dòng)，用于對(duì)系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào);細(xì)延時(shí)產(chǎn)生模塊104為具有多個(gè)抽頭輸入和對(duì)應(yīng)抽頭選擇輸入的信號(hào)延遲鏈，用于對(duì)粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并輸出結(jié)束脈沖信號(hào)；全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊103用于將粗延時(shí)脈沖信號(hào)傳輸至信號(hào)延遲鏈的各個(gè)抽頭;細(xì)延時(shí)編程模塊105用于根據(jù)所需細(xì)延時(shí)控制信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖在所述信號(hào)延遲鏈上經(jīng)過的延遲路徑。
[0036]系統(tǒng)時(shí)鐘分發(fā)模塊101、粗延時(shí)產(chǎn)生模塊102、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊103、細(xì)延時(shí)產(chǎn)生模塊104以及細(xì)延時(shí)編程模塊105均在FPGA(Field-Programmable Gate Array)，即現(xiàn)場可編程邏輯器件)內(nèi)部實(shí)現(xiàn)。
[0037]時(shí)間間隔總是可以劃分為粗延時(shí)和細(xì)延時(shí)兩部分，粗延時(shí)就是指Ν(Ν>0)個(gè)粗時(shí)鐘周期，而細(xì)延時(shí)可以由M(M多I)個(gè)細(xì)延時(shí)單元構(gòu)成。具體的，延時(shí)脈沖產(chǎn)生的主要原理如圖2所示。一旦對(duì)系統(tǒng)時(shí)鐘也就是圖中的粗時(shí)鐘開始進(jìn)行計(jì)數(shù)，第一個(gè)脈沖信號(hào)，即起始脈沖將被產(chǎn)生;經(jīng)過N(NX))個(gè)系統(tǒng)時(shí)鐘周期后，粗延時(shí)產(chǎn)生模塊將會(huì)產(chǎn)生一個(gè)粗延時(shí)脈沖并送入信號(hào)延遲鏈進(jìn)行傳播;信號(hào)延遲鏈尾端將輸出第二個(gè)脈沖，也就是結(jié)束脈沖，結(jié)束脈沖與粗延時(shí)脈沖間的延時(shí)即為圖中所示的細(xì)延時(shí)，也就是粗延時(shí)脈沖傳遞到結(jié)束脈沖在信號(hào)延遲鏈上所經(jīng)過的M(M^: I)個(gè)細(xì)延遲單元。
[0038]優(yōu)選的，本實(shí)施方式選用現(xiàn)場可編程邏輯器件為Xilinx公司的Kintex-7系列的XC7K325T，軟件環(huán)境為Xilinx ISE，且也可以選用Virtex_7或Artix_7等系列器件，另外，也可以選用其他7系列FPGA或者Virtex-5、Virtex-6等系列FPGA。
[0039]優(yōu)選的，本實(shí)施方式的系統(tǒng)時(shí)鐘分發(fā)模塊由外部晶振提供的時(shí)鐘驅(qū)動(dòng)，并將系統(tǒng)時(shí)鐘倍頻至500MHz。
[0040]優(yōu)選的，本實(shí)施方式的粗延時(shí)產(chǎn)生模塊輸出的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)以及經(jīng)過信號(hào)延遲鏈后輸出的結(jié)束脈沖信號(hào)的脈沖寬度為I個(gè)系統(tǒng)時(shí)鐘周期。
[0041]優(yōu)選的，本實(shí)施方式的信號(hào)延遲鏈通過49個(gè)進(jìn)位原語CARRY4單元串聯(lián)構(gòu)成，用來覆蓋I個(gè)系統(tǒng)時(shí)鐘周期，且信號(hào)延遲鏈不超過一個(gè)時(shí)鐘域的高度。
[0042]其中，本實(shí)施方式的CARRY4單元由4個(gè)進(jìn)位選擇器組成，包括4個(gè)抽頭輸入、4個(gè)抽頭選擇輸入、I個(gè)上級(jí)進(jìn)位輸入、I個(gè)下級(jí)進(jìn)位輸出。
[0043]具體的，在FPGA中細(xì)延時(shí)單元可以通過多種方式或結(jié)構(gòu)實(shí)現(xiàn)，例如鎖相環(huán)的使用、級(jí)聯(lián)鏈和進(jìn)位鏈的構(gòu)建。鎖相環(huán)可以通過相位調(diào)制來實(shí)現(xiàn)不同的延時(shí)，但它不適用于本設(shè)計(jì)，因?yàn)殒i相環(huán)本身所能提供的延時(shí)單元是有限的。級(jí)聯(lián)鏈的延時(shí)單元本身延時(shí)僅僅達(dá)到亞納秒量級(jí)，而且并不是所有的FPGA內(nèi)部都存在級(jí)聯(lián)鏈。進(jìn)位鏈作為快速運(yùn)算所必需的邏輯結(jié)構(gòu)，在絕大多數(shù)FPGA中存在;而且進(jìn)位單元的延時(shí)基本都固定在1ps量級(jí)。因此，為了保證整個(gè)延時(shí)脈沖產(chǎn)生裝置的最小延時(shí)精度，選擇使用進(jìn)位單元作為細(xì)延時(shí)單元。
[0044]和大多數(shù)XiIinx FPGA器件一樣，可配置邏輯模塊CLB是XiIinx 7系列FPGA的主要邏輯資源。一個(gè)CLB包含兩個(gè)SI ice ,Slice是實(shí)現(xiàn)時(shí)序和組合電路的基本單元。每個(gè)SI ice均包含4個(gè)查找表(Look-Up Table,LUT)和快速進(jìn)位邏輯?？焖龠M(jìn)位邏輯由4個(gè)進(jìn)位選擇器和4個(gè)異或門組成，同時(shí)快速進(jìn)位邏輯與4個(gè)LUT進(jìn)行連接以實(shí)現(xiàn)快速算術(shù)操作。作為快速進(jìn)位邏輯的原語，CARRY4可以通過LOC語句設(shè)置到Xi I inx 7系列FPGA內(nèi)部的任何一個(gè)SI ice。圖3顯示的是CARRY4的結(jié)構(gòu)。
[0045]如圖3所示，每個(gè)CARRY4單元由4個(gè)進(jìn)位選擇器組成，每個(gè)CARRY4單元擁有4個(gè)抽頭輸入、4個(gè)抽頭選擇輸入、I個(gè)上級(jí)進(jìn)位輸入(CIN輸入)、I個(gè)下級(jí)進(jìn)位輸出(C0UT輸出)。
[0046]具體的，對(duì)于信號(hào)延遲鏈的生成，通過將CARRY4的⑶UT輸出連接到FPGA中同一列上一行的CARRY4的CIN輸入，就可以將進(jìn)位邏輯一個(gè)一個(gè)串聯(lián)起來，形成信號(hào)延遲鏈。信號(hào)延遲鏈的延時(shí)長度需要覆蓋一個(gè)系統(tǒng)時(shí)鐘周期，設(shè)計(jì)中實(shí)例化了 49個(gè)CARRY4單元，這里是考慮到不使信號(hào)延遲鏈的布線跨越時(shí)鐘域(一個(gè)時(shí)鐘域占據(jù)50個(gè)CLB行數(shù))。根據(jù)模擬信號(hào)延遲鏈最大延時(shí)為2.134ns，足以覆蓋系統(tǒng)時(shí)鐘周期2ns。由于信號(hào)延遲鏈由49個(gè)CARRY4單元串聯(lián)生成，因此信號(hào)延遲鏈具有196個(gè)抽頭輸入和196個(gè)相對(duì)應(yīng)的抽頭選擇輸入。結(jié)束脈沖由信號(hào)延遲鏈尾端，也就是在信號(hào)延遲鏈最頂端的CARRY4的COUT輸出。
[0047]優(yōu)選的，本實(shí)施方式的全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊為通過調(diào)用全局時(shí)鐘資源BUFG對(duì)粗延時(shí)產(chǎn)生模塊進(jìn)行驅(qū)動(dòng)，并將粗延時(shí)脈沖信號(hào)傳輸?shù)叫盘?hào)延遲鏈的196個(gè)抽頭輸入，BUFG單元為全局緩沖單元。
[0048]其中，本實(shí)施方式的BUFG單元到信號(hào)延遲鏈抽頭輸入的配置方式為O位的BUFG單元的輸出連接到各偶數(shù)位的CARRY4單元的抽頭輸入，I位的BUFG單元的輸出連接到各奇數(shù)位的CARRY4單元的抽頭輸入。
[0049]具體的，對(duì)于全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊傳輸，為了使結(jié)束脈沖和粗延時(shí)脈沖之間的細(xì)延時(shí)能夠均勻地覆蓋整條信號(hào)延遲鏈的延時(shí)，需要將粗延時(shí)脈沖送入信號(hào)延時(shí)鏈上的196個(gè)抽頭輸入，同時(shí)不引入額外的走線延時(shí)和傳輸分布延時(shí)。為此系統(tǒng)使用全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)來傳輸粗延時(shí)脈沖。FPGA全局時(shí)鐘資源一般使用全銅層工藝實(shí)現(xiàn)，并設(shè)計(jì)了專用時(shí)鐘緩沖與驅(qū)動(dòng)結(jié)構(gòu)。BUFG原語是Xilinx 7系列FPGA內(nèi)部的全局緩沖單元，可以用來驅(qū)動(dòng)高扇出、有著低延時(shí)差異要求的內(nèi)部信號(hào)，其輸出到達(dá)FPGA內(nèi)部的1B、CLB、選擇性塊RAM的時(shí)延和抖動(dòng)最小。另外設(shè)計(jì)中實(shí)例化了兩個(gè)BUFG單元來對(duì)粗延時(shí)脈沖進(jìn)行驅(qū)動(dòng)傳輸，而且BUFG單元到信號(hào)延遲鏈抽頭輸入的配置方式為O位BUFG單元的輸出連接到各偶數(shù)位的CARRY4單元的抽頭輸入，I位BUFG單元的輸出連接到各奇數(shù)位的CARRY4單元的抽頭輸入，這樣是為了FPGA內(nèi)部布局布線的考慮，使得各抽頭輸入之間不會(huì)引入額外的走線延時(shí)。
[0050]優(yōu)選的，本實(shí)施方式的細(xì)延時(shí)編程模塊根據(jù)所需的細(xì)延時(shí)生成表示抽頭送入信號(hào)延遲鏈位置的獨(dú)熱碼，再將獨(dú)熱碼送入信號(hào)延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號(hào)延遲鏈上有效的延遲路徑。
[0051]本發(fā)明實(shí)施例公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，該延時(shí)脈沖產(chǎn)生裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，粗延時(shí)產(chǎn)生模塊在系統(tǒng)時(shí)鐘下運(yùn)行，對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，并分別產(chǎn)生脈沖寬度為系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)，起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)之間的延時(shí)為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期，細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)的抽頭選擇輸入的信號(hào)延遲鏈，粗延時(shí)脈沖通過全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊送入信號(hào)延遲鏈的各個(gè)抽頭輸入;細(xì)延時(shí)編程模塊根據(jù)所需細(xì)延時(shí)產(chǎn)生相應(yīng)的獨(dú)熱碼送到信號(hào)延遲鏈的各個(gè)抽頭選擇輸入，進(jìn)而控制粗延時(shí)脈沖是否經(jīng)過信號(hào)延遲鏈上的各細(xì)延時(shí)單元，并在信號(hào)延遲鏈的尾端輸出結(jié)束脈沖。本發(fā)明通過細(xì)延時(shí)編程模塊對(duì)細(xì)延時(shí)產(chǎn)生模塊的控制，將粗延時(shí)脈沖信號(hào)通過信號(hào)延遲鏈可實(shí)現(xiàn)十皮秒的精確延時(shí)，延時(shí)動(dòng)態(tài)范圍可達(dá)數(shù)秒，另外，本發(fā)明使用FPGA設(shè)計(jì)實(shí)現(xiàn)，具有很高的精確度和較好的適用性。
[0052]請(qǐng)參閱附圖4，圖4為本發(fā)明實(shí)施例公開的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法流程示意圖。本發(fā)明在上述公開的裝置的基礎(chǔ)上，還公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法，該方法基于上述公開的裝置，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，該方法具體包括如下步驟:
[0053]S401、系統(tǒng)時(shí)鐘分發(fā)模塊向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘。
[0054]具體的，對(duì)于系統(tǒng)時(shí)鐘生成，本發(fā)明應(yīng)用實(shí)例采用500MHz系統(tǒng)時(shí)鐘，可以采用FPGA的時(shí)鐘管理塊來完成，在Xilinx的FPGA中有混合模式時(shí)鐘管理器MMCM13Xilinx 7系列FPGA的MMCM在任意方向上都有著相當(dāng)不錯(cuò)的相移能力，并且可以在動(dòng)態(tài)相移模式中使用。本發(fā)明應(yīng)用實(shí)例中，MMCM采用Xi I inx功能模塊Coregen中的Clocking部件Clocking Wizard進(jìn)行例化，MMCM時(shí)鐘輸入為片外200MHz差分時(shí)鐘，V⑶振蕩頻率為1000MHz，輸出的時(shí)鐘相位為
0.000，頻率為500MHz，作為系統(tǒng)時(shí)鐘。為減少時(shí)鐘到系統(tǒng)中各模塊的延時(shí)不一致性，系統(tǒng)時(shí)鐘走FPGA的全局時(shí)鐘線，設(shè)計(jì)中使用全局緩沖資源BUFG來驅(qū)動(dòng)系統(tǒng)時(shí)鐘，這一過程是例化后自動(dòng)完成的，且BUFG的位置將被固定。
[0055]S402、粗延時(shí)產(chǎn)生模塊對(duì)系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)。
[0056]具體的，對(duì)于系統(tǒng)時(shí)鐘計(jì)數(shù)產(chǎn)生，粗延時(shí)粗延時(shí)產(chǎn)生模塊工作在500MHz系統(tǒng)時(shí)鐘下，對(duì)系統(tǒng)時(shí)鐘進(jìn)行循環(huán)同步計(jì)數(shù)。粗時(shí)鐘計(jì)數(shù)器位數(shù)為32位，因此粗延時(shí)的動(dòng)態(tài)范圍可以達(dá)到8s。粗時(shí)鐘計(jì)數(shù)器的輸出分別送到比較值為I和N+1(N彡O)的相等型數(shù)值比較器，兩個(gè)數(shù)值比較器的輸出分別為起始脈沖和粗延時(shí)脈沖。也就是在粗時(shí)鐘計(jì)數(shù)器使能的第一個(gè)系統(tǒng)時(shí)鐘上升沿輸出起始脈沖，再經(jīng)過Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期后，輸出粗延時(shí)脈沖，粗延時(shí)脈沖相對(duì)于起始脈沖的延時(shí)就是所需要的粗延時(shí)，即Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期。同時(shí)為了防止計(jì)數(shù)器各位翻轉(zhuǎn)不同步所造成的輸出端毛刺，兩個(gè)數(shù)值比較器均設(shè)置為與系統(tǒng)時(shí)鐘同步。
[0057]S403、細(xì)延時(shí)產(chǎn)生模塊為具有多抽頭的信號(hào)延遲鏈，對(duì)粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并在鏈尾輸出結(jié)束脈沖信號(hào)。
[0058]S404、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊將粗延時(shí)脈沖信號(hào)傳輸至信號(hào)延遲鏈的各個(gè)抽頭。
[0059]S405、細(xì)延時(shí)編程模塊據(jù)所需細(xì)延時(shí)控制信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖在所述信號(hào)延遲鏈上經(jīng)過的延遲路徑。
[0060]細(xì)延時(shí)編程模塊根據(jù)所需要的細(xì)延時(shí)生成一個(gè)表示抽頭送入信號(hào)延遲鏈位置的196位獨(dú)熱碼，再將該獨(dú)熱碼送入信號(hào)延遲鏈上的196個(gè)抽頭選擇輸入，改變信號(hào)延遲鏈上的各細(xì)延遲單元的通斷，進(jìn)而改變粗延時(shí)脈沖到最終輸出的延時(shí)脈沖之間在信號(hào)延遲鏈上經(jīng)過的延遲路徑，也就是改變了所經(jīng)過細(xì)延時(shí)單元的個(gè)數(shù)M(M多I)，使得能夠可編程地改變細(xì)延時(shí)。
[0061 ]對(duì)于起始脈沖和結(jié)束脈沖輸出，起始脈沖和粗延時(shí)脈沖均為相等型數(shù)值比較器的輸出，因此其輸出脈沖寬度均為I個(gè)系統(tǒng)時(shí)鐘周期。而結(jié)束脈沖是由粗延時(shí)脈沖經(jīng)過BUFG單元傳輸并經(jīng)過信號(hào)延遲鏈延時(shí)傳輸進(jìn)行輸出的，其輸出脈沖寬度在傳輸過程并未發(fā)生改變，也可視為I個(gè)系統(tǒng)時(shí)候周期。為了減少系統(tǒng)的最小固有延時(shí)，需要使起始脈沖經(jīng)過一定的延時(shí)再輸出，這一部分的延時(shí)由系統(tǒng)內(nèi)部的走線方式?jīng)Q定，并且對(duì)于同樣的工作條件來說基本是不變的。因此在起始脈沖輸出端加入了0DELAYE2單元(輸出型固定或可變延時(shí)單元)來對(duì)系統(tǒng)的固有延時(shí)進(jìn)行修正。0DLEAYE2單元的輸入、輸出可參考圖5。
[0062]本發(fā)明實(shí)施例公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法，基于上述提供的一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，該方法將延時(shí)分為粗延時(shí)和細(xì)延時(shí)兩部分，其中粗延時(shí)通過對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)實(shí)現(xiàn)，其時(shí)間跨度以系統(tǒng)時(shí)鐘周期為最小單位;而細(xì)延時(shí)由多個(gè)組成信號(hào)延遲鏈的細(xì)延遲單元串聯(lián)實(shí)現(xiàn)，其步長為10ps，通過細(xì)延時(shí)編程模塊產(chǎn)生的位置獨(dú)熱碼來改變信號(hào)延遲鏈上的各細(xì)延遲單元的通斷，進(jìn)而改變經(jīng)過粗延時(shí)的脈沖到最終輸出的延時(shí)脈沖之間在信號(hào)延遲鏈上經(jīng)過的延遲路徑以實(shí)現(xiàn)可編程延時(shí)。粗延時(shí)與細(xì)延時(shí)結(jié)合，可實(shí)現(xiàn)十皮秒的精確延時(shí)，延時(shí)動(dòng)態(tài)范圍可達(dá)數(shù)秒。
[0063]綜上所述，本發(fā)明公開了一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置及方法，該裝置的粗延時(shí)產(chǎn)生模塊在系統(tǒng)時(shí)鐘下運(yùn)行，對(duì)系統(tǒng)時(shí)鐘進(jìn)行計(jì)數(shù)，并分別產(chǎn)生脈沖寬度為系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)，細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)的抽頭選擇輸入的信號(hào)延遲鏈，粗延時(shí)脈沖通過全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊送入信號(hào)延遲鏈的各個(gè)抽頭輸入;細(xì)延時(shí)編程模塊根據(jù)所需細(xì)延時(shí)產(chǎn)生相應(yīng)的獨(dú)熱碼送到信號(hào)延遲鏈的各個(gè)抽頭選擇輸入，進(jìn)而控制粗延時(shí)脈沖是否經(jīng)過信號(hào)延遲鏈上的各細(xì)延時(shí)單元，并在信號(hào)延遲鏈的尾端輸出結(jié)束脈沖。本發(fā)明通過細(xì)延時(shí)編程模塊對(duì)細(xì)延時(shí)產(chǎn)生模塊的控制，將粗延時(shí)脈沖信號(hào)通過信號(hào)延遲鏈可實(shí)現(xiàn)十皮秒的精確延時(shí)，延時(shí)動(dòng)態(tài)范圍可達(dá)數(shù)秒，另外，本發(fā)明使用FPGA設(shè)計(jì)實(shí)現(xiàn)，具有很高的精確度和較好的適用性。
[0064]需要說明的是，本說明書中的各個(gè)實(shí)施例均采用遞進(jìn)的方式描述，每個(gè)實(shí)施例重點(diǎn)說明的都是與其他實(shí)施例的不同之處，各個(gè)實(shí)施例之間相同相似的部分互相參見即可。
[0065]還需要說明的是，在本文中，諸如第一和第二等之類的關(guān)系術(shù)語僅僅用來將一個(gè)實(shí)體或者操作與另一個(gè)實(shí)體或操作區(qū)分開來，而不一定要求或者暗示這些實(shí)體或操作之間存在任何這種實(shí)際的關(guān)系或者順序。而且，術(shù)語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的物品或者設(shè)備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種物品或者設(shè)備所固有的要素。在沒有更多限制的情況下，由語句“包括一個(gè)……”限定的要素，并不排除在包括上述要素的物品或者設(shè)備中還存在另外的相同要素。
[0066]對(duì)所公開的實(shí)施例的上述說明，使本領(lǐng)域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對(duì)這些實(shí)施例的多種修改對(duì)本領(lǐng)域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實(shí)施例中實(shí)現(xiàn)。因此，本發(fā)明將不會(huì)被限制于本文所示的這些實(shí)施例，而是要符合與本文所公開的原理和新穎特點(diǎn)相一致的最寬的范圍。
【主權(quán)項(xiàng)】
1.一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，其特征在于，基于FPGA現(xiàn)場可編程邏輯器件，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，其中， 所述系統(tǒng)時(shí)鐘分發(fā)模塊用于向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘； 所述粗延時(shí)產(chǎn)生模塊由所述系統(tǒng)時(shí)鐘驅(qū)動(dòng)，用于對(duì)所述系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)； 所述細(xì)延時(shí)產(chǎn)生模塊為具有多個(gè)抽頭輸入和對(duì)應(yīng)抽頭選擇輸入的信號(hào)延遲鏈，用于對(duì)所述粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并輸出結(jié)束脈沖信號(hào)； 所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊用于將所述粗延時(shí)脈沖信號(hào)傳輸至所述信號(hào)延遲鏈的各個(gè)抽頭； 所述細(xì)延時(shí)編程模塊用于根據(jù)所需細(xì)延時(shí)控制所述信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖信號(hào)相對(duì)于粗延時(shí)脈沖信號(hào)在所述信號(hào)延遲鏈上的延遲路徑。2.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述現(xiàn)場可編程邏輯器件為Kintex-7、3.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述系統(tǒng)時(shí)鐘分發(fā)模塊由外部晶振提供的時(shí)鐘驅(qū)動(dòng)，且提供的所述系統(tǒng)時(shí)鐘的頻率倍頻至500MHz。4.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述粗延時(shí)產(chǎn)生模塊輸出的所述起始脈沖信號(hào)和所述粗延時(shí)脈沖信號(hào)以及經(jīng)過所述信號(hào)延遲鏈后輸出的所述結(jié)束脈沖信號(hào)的脈沖寬度均為I個(gè)系統(tǒng)時(shí)鐘周期。5.根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述信號(hào)延遲鏈通過49個(gè)進(jìn)位原語CARRY4單元串聯(lián)構(gòu)成，用來覆蓋I個(gè)系統(tǒng)時(shí)鐘周期，且所述信號(hào)延遲鏈不超過一個(gè)時(shí)鐘域的高度。6.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述CARRY4單元由4個(gè)進(jìn)位選擇器串聯(lián)組成。7.根據(jù)權(quán)利要求5所述的裝置，其特征在于，所述CARRY4單元包括4個(gè)抽頭輸入、4個(gè)抽頭選擇輸入、I個(gè)上級(jí)進(jìn)位輸入、I個(gè)下級(jí)進(jìn)位輸出。8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)是通過調(diào)用全局時(shí)鐘資源BUFG來對(duì)粗延時(shí)脈沖進(jìn)行驅(qū)動(dòng)和扇出到信號(hào)延遲鏈的196個(gè)抽頭輸入，所述BUFG單元為全局緩沖單元，其中，所述BUFG到信號(hào)延遲鏈抽頭輸入的配置方式為O位BUFG扇出到各偶數(shù)位的所述CARRY4單元的抽頭輸入，I位BUFG扇出到各奇數(shù)位的所述CARRY4單元的抽頭輸入。9.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述細(xì)延時(shí)編程模塊根據(jù)所需的細(xì)延時(shí)生成表示抽頭送入所述信號(hào)延遲鏈位置的獨(dú)熱碼，再將所述獨(dú)熱碼送入所述信號(hào)延遲鏈上各CARRY4單元的抽頭選擇輸入，決定信號(hào)延遲鏈上有效的延遲路徑。10.一種可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生方法，其特征在于，基于上述權(quán)利要求1-9所述的可編程皮秒級(jí)延時(shí)脈沖產(chǎn)生裝置，該裝置包括:系統(tǒng)時(shí)鐘分發(fā)模塊、粗延時(shí)產(chǎn)生模塊、全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊、細(xì)延時(shí)產(chǎn)生模塊以及細(xì)延時(shí)編程模塊，該方法包括: 所述系統(tǒng)時(shí)鐘分發(fā)模塊向系統(tǒng)其他模塊提供系統(tǒng)時(shí)鐘； 所述粗延時(shí)產(chǎn)生模塊對(duì)所述系統(tǒng)時(shí)鐘進(jìn)行循環(huán)計(jì)數(shù)，并根據(jù)所需粗延時(shí)輸出相互延遲為Ν(Ν>0)個(gè)系統(tǒng)時(shí)鐘周期的起始脈沖信號(hào)和粗延時(shí)脈沖信號(hào)； 所述細(xì)延時(shí)產(chǎn)生模塊為具有多抽頭的信號(hào)延遲鏈，對(duì)所述粗延時(shí)脈沖信號(hào)進(jìn)行延時(shí)傳輸，并在鏈尾輸出結(jié)束脈沖信號(hào)； 所述全局時(shí)鐘驅(qū)動(dòng)網(wǎng)絡(luò)模塊將所述粗延時(shí)脈沖信號(hào)傳輸至所述信號(hào)延遲鏈的各個(gè)抽頭; 所述細(xì)延時(shí)編程模塊據(jù)所需細(xì)延時(shí)控制所述信號(hào)延遲鏈的各個(gè)抽頭的通斷，確定輸出的結(jié)束脈沖在所述信號(hào)延遲鏈上經(jīng)過的延遲路徑。
【文檔編號(hào)】H03K5/14GK105932988SQ201610244047
【公開日】2016年9月7日
【申請(qǐng)日】2016年4月18日
【發(fā)明人】王照琪, 姚遠(yuǎn), 陳煉, 李鋒, 金革
【申請(qǐng)人】中國科學(xué)技術(shù)大學(xué)