一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路的制作方法
【專利摘要】本發(fā)明公開了一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，該電路由相位時(shí)鐘生成模塊，時(shí)鐘同步選擇模塊以及控制模塊組成。相位時(shí)鐘模塊通過延時(shí)單元鏈獲得有不同相位的相位時(shí)鐘，控制模塊根據(jù)外部拉伸使能信號(hào)以及可配的拉伸尺度信號(hào)，產(chǎn)生控制信號(hào)，并對(duì)該控制信號(hào)進(jìn)行同步處理，以最終選擇目標(biāo)拉伸時(shí)鐘，實(shí)現(xiàn)在一個(gè)周期內(nèi)完成對(duì)系統(tǒng)時(shí)鐘的快速準(zhǔn)確拉伸。本發(fā)明電路結(jié)構(gòu)精簡(jiǎn)，電路實(shí)現(xiàn)簡(jiǎn)單，不需要復(fù)雜的門器件，面積和功耗代價(jià)較小，用一定的精度代價(jià)換取了面積代價(jià)，尤其適合基于在線時(shí)序監(jiān)測(cè)的自適應(yīng)電壓頻率調(diào)整電路使用。
【專利說明】
一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，利用數(shù)字邏輯實(shí)現(xiàn)，屬于集成電路設(shè)計(jì)領(lǐng)域。
技術(shù)背景
[0002]近年來，集成電路(IntegratedCircuit，IC)持續(xù)發(fā)展，芯片中的晶體管數(shù)量按照摩爾定律持續(xù)增加，使得芯片功耗成為芯片設(shè)計(jì)中不可忽視的重要問題，因此各種低功耗技術(shù)應(yīng)運(yùn)而生。
[0003]近些年，寬電壓(Wide voltage range)集成電路得到了廣泛關(guān)注，它通常涵蓋近/亞閾值區(qū)至常規(guī)電壓區(qū)，可以在較寬電壓范圍內(nèi)改變芯片的工作電壓，以便在滿足芯片不同負(fù)載下的高性能或高能效需求。然而，由于PVT(Process, Voltage ,Temperature)偏差的存在以及電路老化的問題，在電路設(shè)計(jì)中需要預(yù)留一定的時(shí)序余量使電路在最壞情況下能仍正常工作，造成了性能和功耗浪費(fèi)，但這些不利時(shí)序偏差因素實(shí)際很難同時(shí)發(fā)生甚至根本不發(fā)生，因此這就造成所選擇的工作電壓過于保守，芯片的性能沒有達(dá)到最佳。
[0004]為了實(shí)現(xiàn)芯片的高性能或者高能效設(shè)計(jì)，通常會(huì)減少時(shí)序余量以讓芯片在更低電壓或者更高的頻率下運(yùn)行，同時(shí)需要對(duì)關(guān)鍵路徑進(jìn)行時(shí)序監(jiān)測(cè)。以razor結(jié)構(gòu)為代表的電路是典型的在線時(shí)序監(jiān)測(cè)方法，將電壓降低到極限直至電路時(shí)序出錯(cuò)，并利用原地恢復(fù)或者上層恢復(fù)機(jī)制來恢復(fù)芯片的正確工作狀態(tài)。這類監(jiān)控方法的監(jiān)控單元有兩個(gè)特點(diǎn)，一是，監(jiān)控時(shí)序工作情況，能有效的判斷某一個(gè)時(shí)鐘周期內(nèi)，電路的時(shí)序是否出現(xiàn)錯(cuò)誤;二是，保留正確的時(shí)序結(jié)果，在時(shí)序出錯(cuò)時(shí)需要實(shí)現(xiàn)糾錯(cuò)功能，因此監(jiān)控單元需要保留正確的時(shí)序值。其結(jié)構(gòu)主要是由兩個(gè)時(shí)序單元組成:普通觸發(fā)器和影子鎖存器。在設(shè)計(jì)過程中，使用Razor監(jiān)控單元替換傳統(tǒng)的觸發(fā)器，即可完成電路的時(shí)序監(jiān)控及糾錯(cuò)。當(dāng)電路時(shí)序正常時(shí)，監(jiān)控單元中的觸發(fā)器作用與傳統(tǒng)觸發(fā)器無異；當(dāng)電路時(shí)序出錯(cuò)時(shí)，影子寄存器保存著正常時(shí)序結(jié)果，可以完成數(shù)據(jù)糾錯(cuò)。
[0005]在線時(shí)序監(jiān)測(cè)方法即監(jiān)測(cè)電路的PVT，如果其發(fā)生變化，關(guān)鍵路徑延時(shí)增加，則會(huì)導(dǎo)致芯片數(shù)據(jù)出現(xiàn)錯(cuò)誤，出現(xiàn)時(shí)序違約。由于芯片時(shí)序余量較小，為了保證芯片工作正常，需要實(shí)現(xiàn)立刻降頻操作，以提高時(shí)序余量，解決時(shí)序違約情況。傳統(tǒng)的降頻方法有:分頻操作和PLL配置。分頻的方法可以實(shí)現(xiàn)立即降頻，但是由于只能實(shí)現(xiàn)整數(shù)倍分頻(通常使用二分頻)，因此芯片頻率降低幅度較大，芯片工作性能降低也比較多；而使用PLL動(dòng)態(tài)配置的方法雖然可以實(shí)現(xiàn)比較小的頻率調(diào)節(jié)，但是由于PLL調(diào)節(jié)需要穩(wěn)定時(shí)間，因此不適用于快速頻率調(diào)節(jié)。已公布的時(shí)鐘拉伸電路結(jié)構(gòu)復(fù)雜，通常由多個(gè)DLL(Delay_Locked Loop)實(shí)現(xiàn)多相位時(shí)鐘生成，延時(shí)相位控制比較精確，但面積開銷比較大，不適用于嵌入式低功耗芯片。

【發(fā)明內(nèi)容】

[0006]發(fā)明目的:
[0007]本發(fā)明針對(duì)采用PLL模塊設(shè)計(jì)的時(shí)鐘拉伸電路以及利用分頻實(shí)現(xiàn)時(shí)鐘降頻電路的缺點(diǎn)和不足，提供了一種響應(yīng)時(shí)間更快，拉伸尺度更細(xì)的時(shí)鐘拉伸電路。本發(fā)明在控制信號(hào)下對(duì)時(shí)鐘進(jìn)行拉伸，可以完成細(xì)粒度的頻率快速降低操作，能有效減小頻率調(diào)節(jié)模塊面積開銷，尤其適合在基于在線時(shí)序監(jiān)測(cè)的自適應(yīng)電壓頻率調(diào)整電路使用，當(dāng)出現(xiàn)電路時(shí)序違規(guī)時(shí)，即產(chǎn)生控制信號(hào)使時(shí)鐘拉伸，增加電路時(shí)序余量，從而避免電路工作出錯(cuò)。
[0008]技術(shù)方案:
[0009]本發(fā)明所述的一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于包括:
[0010]相位時(shí)鐘生成模塊，利用系統(tǒng)時(shí)鐘產(chǎn)生N個(gè)具有不同相位的相位時(shí)鐘，N為大于I的整數(shù)；
[0011]控制模塊，在時(shí)鐘拉伸使能信號(hào)和時(shí)鐘拉伸尺度信號(hào)的作用下生成控制信號(hào)；
[0012]時(shí)鐘同步選擇模塊，響應(yīng)所述控制信號(hào)，從系統(tǒng)時(shí)鐘及N個(gè)相位時(shí)鐘中選擇目標(biāo)相位時(shí)鐘輸出，實(shí)現(xiàn)在單周期內(nèi)對(duì)系統(tǒng)時(shí)鐘拉伸。
[0013]優(yōu)選地，所述控制模塊包括一計(jì)數(shù)器電路，用于產(chǎn)生N+1位時(shí)鐘選擇控制信號(hào)ctrl[N:0]，決定目標(biāo)相位時(shí)鐘的選擇，在每個(gè)周期內(nèi)，只有一位時(shí)鐘選擇控制信號(hào)有效。
[0014]所述控制模塊包括一編碼器，當(dāng)編碼器檢測(cè)到時(shí)鐘拉伸使能信號(hào)由有效變?yōu)闊o效時(shí)，產(chǎn)生一門控時(shí)鐘控制信號(hào)，決定是否對(duì)目標(biāo)相位時(shí)鐘進(jìn)行門控一個(gè)周期后再輸出。
[0015]另一優(yōu)選地，所述時(shí)鐘同步選擇模塊包括N個(gè)D觸發(fā)器及若干門電路，最低位控制信號(hào)與系統(tǒng)時(shí)鐘通過與門進(jìn)行與操作，其余N位控制信號(hào)分別作為N個(gè)D觸發(fā)器的數(shù)據(jù)輸入信號(hào)，N個(gè)相位時(shí)鐘分別作為N個(gè)D觸發(fā)器的時(shí)鐘輸入信號(hào)，與對(duì)應(yīng)的控制信號(hào)進(jìn)行同步處理，N個(gè)D觸發(fā)器的數(shù)據(jù)輸出信號(hào)與其時(shí)鐘輸入信號(hào)分別通過與門進(jìn)行與操作后，將所有N+1個(gè)與門的輸出連接到一個(gè)具有N+1個(gè)輸入端口的或門，該或門的輸出即為拉伸時(shí)鐘。
[0016]有益效果:
[0017]本發(fā)明的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，主要采用N個(gè)延時(shí)單元獲取N個(gè)相位相互偏移的相位時(shí)鐘。能夠根據(jù)外部控制信號(hào)，實(shí)現(xiàn)快速準(zhǔn)確的時(shí)鐘拉伸。該方法相對(duì)于傳統(tǒng)其他的時(shí)鐘拉伸方法，包括使用分頻或者PLL配置的方法，不僅能在一個(gè)周期內(nèi)做到快速響應(yīng)，而且能夠做到對(duì)系統(tǒng)時(shí)鐘較為精細(xì)程度的拉伸，即時(shí)鐘頻率不會(huì)變化太大，保證芯片能在解決電路時(shí)序違約的情況下，芯片的性能不會(huì)有太大的損失，使電路的時(shí)序違約問題得到及時(shí)解決。同時(shí)，本發(fā)明對(duì)于電路功能的實(shí)現(xiàn)所需單元數(shù)目相比少，電路結(jié)構(gòu)精簡(jiǎn)，電路實(shí)現(xiàn)簡(jiǎn)單，不需要復(fù)雜的門器件，面積和功耗代價(jià)較小，用一定的精度代價(jià)換取了面積代價(jià)，尤其適合基于在線時(shí)序監(jiān)測(cè)的自適應(yīng)電壓頻率調(diào)整電路使用。
【附圖說明】
:
[0018]圖1為本發(fā)明的結(jié)構(gòu)框圖；
[0019]圖2為結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路圖；
[0020]圖3為結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸原理時(shí)序圖；
[0021 ]圖4為在TT工藝角，1.1V，25°C，拉伸尺度為10的elk的仿真波形圖；
[0022]圖5為在TT工藝角，I.1V，25°C，拉伸尺度為19的elk的仿真波形圖；
[0023]圖6為在TT工藝角，1.1V，25°C，拉伸尺度為37的elk的仿真波形圖
【具體實(shí)施方式】
[0024]下面結(jié)合附圖對(duì)本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說明，但是本發(fā)明的保護(hù)范圍不局限于所述實(shí)施例。
[0025]如圖1所示，一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，包括相位時(shí)鐘生成模塊，時(shí)鐘同步選擇模塊以及控制模塊。該電路的輸入信號(hào)為系統(tǒng)時(shí)鐘clk，復(fù)位信號(hào)rst，時(shí)鐘拉伸使能信號(hào)slow以及時(shí)鐘拉伸尺度信號(hào)step，輸出信號(hào)為拉伸之后的時(shí)鐘clk_out。在外部時(shí)鐘拉伸信號(hào)slow的作用下，根據(jù)可配置的時(shí)鐘拉伸尺度變量step，生成相應(yīng)的控制信號(hào)，從系統(tǒng)時(shí)鐘和相位時(shí)鐘生成模塊產(chǎn)生的時(shí)鐘中選擇目標(biāo)相位時(shí)鐘，實(shí)現(xiàn)在單周期內(nèi)對(duì)系統(tǒng)時(shí)鐘的拉伸。
[0026]相位時(shí)鐘生成模塊的輸入信號(hào)為系統(tǒng)時(shí)鐘elk，輸出信號(hào)為N個(gè)具有不同相位的相位時(shí)鐘cll^dlyhHcll^dlyi…clk_dlyN，連接到時(shí)鐘同步選擇模塊的輸入端。(? = 2，3...Ν-
Do
?0027] 控制模塊的輸入信號(hào)為系統(tǒng)時(shí)鐘elk，復(fù)位信號(hào)rst，時(shí)鐘拉伸尺度信號(hào)step，輸出信號(hào)連接到時(shí)鐘同步選擇模塊的輸入端，分別為N+1位的控制信號(hào)ctrl[N:0]以及門控時(shí)鐘信號(hào) gate_clk。
[0028]時(shí)鐘同步選擇模塊的輸入信號(hào)為系統(tǒng)時(shí)鐘elk，復(fù)位信號(hào)rst，門控時(shí)鐘信號(hào)gate_elk，相位時(shí)鐘clk_dlyi(i = l，2...Ν)以及來自控制模塊的控制信號(hào)ctrl[N:0]，輸出為經(jīng)過拉伸的時(shí)鐘clk_out，實(shí)現(xiàn)在單周期內(nèi)，對(duì)系統(tǒng)時(shí)鐘的拉伸。
[0029]如圖2所示，相位時(shí)鐘生成模塊由N級(jí)延時(shí)單元串聯(lián)而成，組成延時(shí)鏈。該模塊以系統(tǒng)時(shí)鐘elk作為延時(shí)鏈的初始輸入信號(hào)，每一級(jí)延時(shí)單元對(duì)系統(tǒng)時(shí)鐘將產(chǎn)生一定的相位偏移，由此可獲取N+1個(gè)具有不同相位的相位時(shí)鐘，相鄰相位時(shí)鐘之間的延遲時(shí)間即為在當(dāng)前PVT環(huán)境下的I個(gè)延時(shí)單元的延遲時(shí)間。N的確定原則為:在芯片當(dāng)前工作環(huán)境下，通過相位時(shí)鐘生成模塊中的延時(shí)鏈的末端能獲得一個(gè)與系統(tǒng)時(shí)鐘相位差為2π的相位時(shí)鐘。
[0030]控制模塊根據(jù)外部輸入的拉伸使能信號(hào)slow以及拉伸尺度信號(hào)step產(chǎn)生控制信號(hào)，以決定時(shí)鐘的選擇。在拉伸使能信號(hào)slow的作用下，選擇是否對(duì)時(shí)鐘進(jìn)行拉伸。slow = 0時(shí)，模塊輸出為系統(tǒng)時(shí)鐘，slow= I時(shí)，模塊對(duì)系統(tǒng)時(shí)鐘進(jìn)行拉伸，輸出拉伸之后的時(shí)鐘clk_out。控制模塊輸出信號(hào)為位寬為N+1的ctrl信號(hào)，在每個(gè)周期內(nèi)，只有一位為高電平，其余為低電平，其中電平為高的控制信號(hào)代表選擇對(duì)應(yīng)的相位時(shí)鐘。
[0031]控制模塊由計(jì)數(shù)器電路以及編碼器組成，編碼器電路通過檢測(cè)拉伸使能信號(hào)的下降沿，即拉伸使能信號(hào)由有效變?yōu)闊o效時(shí)，產(chǎn)生門控時(shí)鐘信號(hào)gate_clk，決定是否對(duì)輸出時(shí)鐘進(jìn)行門控。計(jì)數(shù)器電路以拉伸尺度信號(hào)step為步長(zhǎng)在每周期內(nèi)累加一次產(chǎn)生唯一的高電平控制信號(hào)ctrl[S]，即代表選擇相位時(shí)鐘clk_dlyS，S = step*i(i = l ,2,3...)。若當(dāng)S大于N數(shù)值時(shí)，即表示所選的相位時(shí)鐘clk_dlyS與當(dāng)前主時(shí)鐘elk的相位大于2π，則需從clk_dlyl開始重新選擇相位時(shí)鐘。另外，此時(shí)需將控制信號(hào)ctrl[N:0]置為低電平，保持一個(gè)周期，在下一個(gè)周期置控制信號(hào)ctrl [M]為高電平，即選擇clk_dlyM，M= S-N。否則由于M小于S，即clk_dlyM的有效沿在clk_dlyS之前，將導(dǎo)致在clk_dlyM與clk_dlyS的有效沿之間，時(shí)鐘同步模塊中的ctrl_synM信號(hào)與clk_dlyS信號(hào)在一段時(shí)間內(nèi)會(huì)同時(shí)為高電平，表示同時(shí)選擇了兩個(gè)相位時(shí)鐘，造成功能錯(cuò)誤。
[0032]由于上述控制模塊中的控制信號(hào)與對(duì)應(yīng)的相位時(shí)鐘信號(hào)為異步信號(hào)，在后續(xù)的時(shí)鐘選擇組合邏輯電路中可能產(chǎn)生毛刺，故需要進(jìn)行數(shù)據(jù)同步處理。即利用N個(gè)下降沿有效的D觸發(fā)器，將上述控制模塊中的控制信號(hào)(^1[11]與對(duì)應(yīng)的相位時(shí)鐘信號(hào)(^_(117義111dly2，clk_dlyl進(jìn)行同步處理，即第S位控制信號(hào)ctrl[S]作為第S個(gè)觸發(fā)器的數(shù)據(jù)端輸入信號(hào)，第S個(gè)相位時(shí)鐘clk_dlyS作為該觸發(fā)器的時(shí)鐘信號(hào)，輸出同步控制信號(hào)ctrl_syn[S]，以避免在時(shí)鐘選擇時(shí)產(chǎn)生毛刺(S=1，2-_N)?？刂菩盘?hào)ctrl[0]不經(jīng)過同步處理，直接與系統(tǒng)時(shí)鐘elk進(jìn)行與操作。同步之后的信號(hào)ctrl_Syn[S]再與之前D觸發(fā)器的時(shí)鐘信號(hào)clk_dlyS進(jìn)行與操作(S = I，2...Ν)，將所有N+1個(gè)與門的輸出連接到一個(gè)具有Ν+1個(gè)輸入端口的或門，該或門的輸出即為拉伸時(shí)鐘。
[0033]由于本發(fā)明采用的相位時(shí)鐘生成模塊是由延時(shí)鏈組成，故在拉伸使能信號(hào)由有效變?yōu)闊o效時(shí)(本發(fā)明中為由I到O的變化)，控制模塊需要選擇是否對(duì)輸出時(shí)鐘進(jìn)行門控一個(gè)周期，即讓當(dāng)前時(shí)鐘輸出高電平一個(gè)周期，以避免產(chǎn)生不必要的毛刺或者短脈沖。在拉伸使能信號(hào)slow無效時(shí)，若當(dāng)前時(shí)鐘同步選擇模塊所選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘的相位差小于等于L則將門控時(shí)鐘信號(hào)gate_clk置為高電平，即表示對(duì)當(dāng)前輸出時(shí)鐘進(jìn)行門控一個(gè)周期;若當(dāng)前時(shí)鐘同步選擇模塊所選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘的相位差大于η，則將門控時(shí)鐘信號(hào)gate_clk置為低電平，即表示當(dāng)前輸出時(shí)鐘選擇系統(tǒng)時(shí)鐘，停止拉伸。
[0034]圖3所示，為一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸原理時(shí)序圖。時(shí)鐘拉伸的操作就是根據(jù)拉伸尺度的不同，選擇所需的目標(biāo)相位時(shí)鐘。
[0035]本發(fā)明中，拉伸后時(shí)鐘的周期由下式?jīng)Q定:
[0036]Tstretch — Tciriginal+ A t*Step
[0037]其中Tstretch為拉伸后的時(shí)鐘周期，TQriginai為時(shí)鐘拉伸前時(shí)的周期值，即為系統(tǒng)時(shí)鐘周期，At為一個(gè)延時(shí)單元在當(dāng)前電路環(huán)境下的延時(shí)，step為可配輸入變量，控制拉伸時(shí)鐘輸出周期。通過配置不同的step數(shù)值，可以實(shí)現(xiàn)對(duì)系統(tǒng)時(shí)鐘進(jìn)行不同程度的拉伸，例如當(dāng)step為10時(shí)，則拉伸之后的時(shí)鐘周期為:
[0038]Tstretch = Toriginal+ A t*10
[0039]本發(fā)明以拉伸尺度step為2為例進(jìn)行說明，在控制信號(hào)slow為低電平時(shí)，時(shí)鐘輸出clk_out輸出的為系統(tǒng)時(shí)鐘elk(如圖2中①所示)。當(dāng)拉伸使能信號(hào)slow有效時(shí)——即為高電平，開始對(duì)時(shí)鐘進(jìn)行拉伸。由于本發(fā)明電路中采用的觸發(fā)器均為下降沿有效，故在elk的下降沿到達(dá)時(shí)，將選擇clk_dly2。由于各相位時(shí)鐘和控制信號(hào)為異步信號(hào)，在時(shí)鐘選擇中可能產(chǎn)生不必要的毛刺，影響電路功能。故為了避免產(chǎn)生毛刺，我們將控制信號(hào)ctrl[2]與對(duì)應(yīng)的相位時(shí)鐘clk_dly2進(jìn)行同步處理，則在clk_dly2的下降沿到達(dá)后，才會(huì)選擇clk_dly2(如圖2中②所示)。同理，在elk的第二個(gè)下降沿到達(dá)后，經(jīng)過信號(hào)同步之后才會(huì)選擇相應(yīng)的相位時(shí)鐘clk_dly4(如圖2中③所示)，以此類推。在拉伸使能信號(hào)slow轉(zhuǎn)為低電平時(shí)，時(shí)鐘輸出應(yīng)停止對(duì)時(shí)鐘進(jìn)行拉伸，選擇系統(tǒng)時(shí)鐘。由于此時(shí)clk_out與elk的相位差未知，若在拉伸使能信號(hào)slow無效后直接選擇系統(tǒng)時(shí)鐘clk，可能產(chǎn)生毛刺或者時(shí)鐘壓縮。如本例所示，在時(shí)鐘拉伸結(jié)束后選擇系統(tǒng)時(shí)鐘，由于clk_dly4與elk相位差小于31，故出現(xiàn)了短脈沖(如圖2中④、⑤，即紅色虛線所示)，將影響電路正常工作。因此在這個(gè)時(shí)刻需對(duì)clk_out門控一個(gè)時(shí)鐘，即令gate_clk為高電平(如圖2中⑥所示)，輸出一個(gè)周期的高電平，在gate_clk為低電平時(shí)，輸出系統(tǒng)時(shí)鐘(如圖2中所⑦示)。
[0040]圖4所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為10的仿真波形圖。當(dāng)拉伸信號(hào)slow有效時(shí)，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時(shí)鐘得到了拉伸，拉伸的周期為10個(gè)延時(shí)單元的延時(shí)之和，約為1/4個(gè)周期左右，響應(yīng)速度為一個(gè)周期內(nèi)。由于在拉伸使能信號(hào)Slow無效時(shí)，輸出時(shí)鐘選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘Clk相位差約為31，故為了避免在電路最后產(chǎn)生時(shí)鐘壓縮，對(duì)時(shí)鐘輸出采取門控一個(gè)時(shí)鐘，輸出一個(gè)周期的高電平。
[0041]圖5所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為19的仿真波形圖。當(dāng)拉伸信號(hào)slow有效時(shí)，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時(shí)鐘得到了拉伸，拉伸的周期為19個(gè)延時(shí)單元的延時(shí)之和，約為1/2個(gè)周期左右，響應(yīng)速度為一個(gè)周期內(nèi)。由于在拉伸使能信號(hào)Slow無效時(shí)，輸出時(shí)鐘選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘Clk相位差約為31，故為了避免在電路最后產(chǎn)生時(shí)鐘壓縮，對(duì)時(shí)鐘輸出采取門控一個(gè)時(shí)鐘，輸出一個(gè)周期的高電平。
[0042]圖6所示，為在TT工藝角，1.1V，25°C環(huán)境下，拉伸尺度為37的仿真波形圖。當(dāng)拉伸信號(hào)slow有效時(shí)，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時(shí)鐘得到了拉伸，拉伸的周期為37個(gè)延時(shí)單元的延時(shí)之和，約為I個(gè)周期左右，響應(yīng)速度為一個(gè)周期內(nèi)。由于在拉伸使能信號(hào)s low無效時(shí)，輸出時(shí)鐘選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘elk相位差大于31，并不會(huì)產(chǎn)生時(shí)鐘壓縮的情況，因此該情況不需要對(duì)電路進(jìn)行門控。
【主權(quán)項(xiàng)】
1.一種結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于包括: 相位時(shí)鐘生成模塊，利用系統(tǒng)時(shí)鐘產(chǎn)生N個(gè)具有不同相位的相位時(shí)鐘，N為大于I的整數(shù)； 控制模塊，在時(shí)鐘拉伸使能信號(hào)和時(shí)鐘拉伸尺度信號(hào)的作用下生成控制信號(hào)； 時(shí)鐘同步選擇模塊，響應(yīng)所述控制信號(hào)，從系統(tǒng)時(shí)鐘及N個(gè)相位時(shí)鐘中選擇目標(biāo)相位時(shí)鐘輸出，實(shí)現(xiàn)在單周期內(nèi)對(duì)系統(tǒng)時(shí)鐘拉伸。2.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于所述相位時(shí)鐘生成模塊由N級(jí)延時(shí)單元串聯(lián)而成。3.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于所述控制模塊包括一計(jì)數(shù)器電路，用于產(chǎn)生N+1位時(shí)鐘選擇控制信號(hào)ctrl [N: O]，決定目標(biāo)相位時(shí)鐘的選擇，在每個(gè)周期內(nèi)，只有一位時(shí)鐘選擇控制信號(hào)有效。4.根據(jù)權(quán)利要求3所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，，其特征在于:時(shí)鐘拉伸使能信號(hào)有效時(shí)，所述計(jì)數(shù)器電路以時(shí)鐘拉伸尺度信號(hào)step為步長(zhǎng)在每周期內(nèi)累加一次產(chǎn)生唯一有效的時(shí)鐘選擇控制信號(hào)ctrl [S]，用于選擇相應(yīng)的相位時(shí)鐘，S = step*i，i = l，2，3...，當(dāng)S大于N時(shí)，從相位時(shí)鐘生成模塊生成的最低相位時(shí)鐘開始重新選擇相位時(shí)鐘。5.根據(jù)權(quán)利要求1所述的基于PVTM的寬電壓時(shí)鐘拉伸電路，其特征在于:所述控制模塊包括一編碼器，當(dāng)編碼器檢測(cè)到時(shí)鐘拉伸使能信號(hào)由有效變?yōu)闊o效時(shí)，產(chǎn)生一門控時(shí)鐘控制信號(hào)，決定是否對(duì)目標(biāo)相位時(shí)鐘進(jìn)行門控一個(gè)周期后再輸出。6.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于:所述時(shí)鐘同步選擇模塊包括N個(gè)D觸發(fā)器及若干門電路，最低位控制信號(hào)與系統(tǒng)時(shí)鐘通過與門進(jìn)行與操作，其余N位控制信號(hào)分別作為N個(gè)D觸發(fā)器的數(shù)據(jù)輸入信號(hào)，N個(gè)相位時(shí)鐘分別作為N個(gè)D觸發(fā)器的時(shí)鐘輸入信號(hào)，與對(duì)應(yīng)的控制信號(hào)進(jìn)行同步處理，N個(gè)D觸發(fā)器的數(shù)據(jù)輸出信號(hào)與其時(shí)鐘輸入信號(hào)分別通過與門進(jìn)行與操作后，將所有N+1個(gè)與門的輸出連接到一個(gè)具有N+1個(gè)輸入端口的或門，該或門的輸出即為拉伸時(shí)鐘。7.根據(jù)權(quán)利要求5所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于:當(dāng)時(shí)鐘拉伸使能信號(hào)無效時(shí)，若當(dāng)前時(shí)鐘同步選擇模塊所選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘的相位差小于等于^則將門控時(shí)鐘控制信號(hào)置為有效，對(duì)當(dāng)前輸出時(shí)鐘進(jìn)行門控一個(gè)周期，之后停止時(shí)鐘拉伸，輸出系統(tǒng)時(shí)鐘;若當(dāng)前時(shí)鐘同步選擇模塊所選擇的相位時(shí)鐘與系統(tǒng)時(shí)鐘的相位差大于I則將門控時(shí)鐘控制信號(hào)置為無效，停止時(shí)鐘拉伸，輸出系統(tǒng)時(shí)鐘。8.根據(jù)權(quán)利要求1所述的結(jié)構(gòu)精簡(jiǎn)的快速時(shí)鐘拉伸電路，其特征在于:N為相位時(shí)鐘生成模塊延時(shí)鏈中延時(shí)單元數(shù)目，其確定原則為:在芯片當(dāng)前工作環(huán)境下，通過相位時(shí)鐘生成模塊中的延時(shí)鏈的末端能獲得一個(gè)與系統(tǒng)時(shí)鐘相位差為2π的相位時(shí)鐘。
【文檔編號(hào)】H03K5/135GK105978539SQ201610321008
【公開日】2016年9月28日
【申請(qǐng)日】2016年5月16日
【發(fā)明人】單偉偉, 萬亮, 孫華芳
【申請(qǐng)人】東南大學(xué)