一種時序預(yù)測電路及方法
【專利摘要】本發(fā)明實施例公開了一種時序預(yù)測電路及方法，涉及電路技術(shù)領(lǐng)域，用于解決為了預(yù)測待預(yù)測數(shù)字電路的時序出錯的可能性而耗費大量的器件的問題。該時序預(yù)測電路包括：組合邏輯電路、延時電路、采樣電路和控制電路；所述采樣電路包括N個采樣單元，每個所述采樣單元的輸入端分別通過所述延時電路與所述組合邏輯電路的輸出端連接，每個所述采樣單元的輸出端與所述控制電路的輸入端連接；N為整數(shù)，N≥2。本發(fā)明可以用于預(yù)測待預(yù)測數(shù)字電路的時序余量。
【專利說明】
一種時序預(yù)測電路及方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及電路技術(shù)領(lǐng)域，尤其涉及一種時序預(yù)測電路及方法。
【背景技術(shù)】
[0002] 在芯片系統(tǒng)中，芯片在特定頻率下有特定的安全工作電壓（安全工作電壓是一個 電壓范圍），由于為芯片提供電源的電源供給系統(tǒng)的電壓存在波動和偏差，當(dāng)芯片工作在非 安全工作電壓時，芯片內(nèi)的數(shù)字電路的時序可能會出錯；數(shù)字電路的時序出錯可能為數(shù)字 電路中的時序邏輯電路的時序路徑上的時序出錯。
[0003]目前，通過采用以下方法預(yù)測數(shù)字電路的時序出錯的可能性：在時序邏輯電路中 的每個采樣觸發(fā)器上并聯(lián)一個預(yù)測觸發(fā)器，且在預(yù)測觸發(fā)器前連接一個延時單元（使得預(yù) 測觸發(fā)器所在的時序路徑的時序余量小于采樣觸發(fā)器所在的時序路徑的時序余量）；控制 電路比較采樣觸發(fā)器的采樣結(jié)果與預(yù)測觸發(fā)器的采樣結(jié)果；若時序邏輯電路中的多個采樣 觸發(fā)器中的一個采樣觸發(fā)器的采樣結(jié)果與和該采樣觸發(fā)器并聯(lián)的預(yù)測觸發(fā)器的采樣結(jié)果 不同，則判斷數(shù)字電路的時序出錯的可能性較大；若時序邏輯電路中的多個采樣觸發(fā)器的 采樣結(jié)果均與自身并聯(lián)的預(yù)測觸發(fā)器的采樣結(jié)果相同，則判斷數(shù)字電路的時序出錯的可能 性較小。
[0004] 由于時序邏輯電路中的采樣觸發(fā)器很多，利用上述方法確定數(shù)字電路的時序出錯 的可能性的過程中，會增加與時序邏輯電路中的采樣觸發(fā)器同等數(shù)量的預(yù)測觸發(fā)器，從而 耗費大量的器件，并且占用大量的芯片面積。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明的實施例提供一種時序預(yù)測電路及方法，用于解決為了預(yù)測待預(yù)測數(shù)字電 路的時序出錯的可能性而耗費大量的器件的問題。
[0006] 為達(dá)到上述目的，本發(fā)明的實施例采用如下技術(shù)方案：
[0007] 第一方面，提供一種時序預(yù)測電路，包括：組合邏輯電路、延時電路、采樣電路和控 制電路；所述采樣電路包括N個采樣單元，每個所述采樣單元的輸入端分別通過所述延時 電路與所述組合邏輯電路的輸出端連接，每個所述采樣單元的輸出端與所述控制電路的輸 入端連接；N為整數(shù)，N彡2;
[0008] 其中，所述組合邏輯電路的輸入端用于輸入預(yù)測信號，所述預(yù)測信號經(jīng)所述組合 邏輯電路傳輸至所述延時電路；
[0009] 所述延時電路用于將傳輸至自身的預(yù)測信號進(jìn)行延時，使得輸入所述N個采樣單 元中的N-1個采樣單元的預(yù)測信號分別相對于輸入所述N個采樣單元中的另一采樣單元的 預(yù)測信號有不同程度的延時；
[0010] 所述采樣單元用于在采樣時刻對輸入自身的預(yù)測信號進(jìn)行采樣，得到采樣結(jié)果； [0011] 所述控制電路用于根據(jù)所述N個采樣單元的采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比 較結(jié)果，確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0012] 結(jié)合第一方面，在第一種可能的實現(xiàn)方式中，所述控制電路具體用于：
[0013] 若在一個工作時鐘周期內(nèi)，所述N個采樣單元的采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果 相同的采樣結(jié)果的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余 量；其中，所述工作時鐘周期是指所述采樣電路的工作時鐘周期；或，
[0014] 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)， 所述N個采樣單元的采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則確定 需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣電路的 工作時鐘周期。
[0015] 結(jié)合第一方面或第一方面的第一種可能的實現(xiàn)方式，在第二種可能的實現(xiàn)方式 中，所述預(yù)測電路還包括：源信號發(fā)生器；
[0016] 所述源信號發(fā)生器的輸出端與所述組合邏輯電路的輸入端連接；
[0017] 所述源信號發(fā)生器用于產(chǎn)生周期性翻轉(zhuǎn)的預(yù)測信號，所述周期性翻轉(zhuǎn)的預(yù)測信號 的周期為所述工作時鐘周期。
[0018] 結(jié)合第一方面、第一方面的第一種可能的實現(xiàn)方式或第二種可能的實現(xiàn)方式任一 種，在第三種可能的實現(xiàn)方式中，輸入所述N個采樣單元中的第η個采樣單元的預(yù)測信號相 對于輸入所述Ν個采樣單元中的第n-Ι個采樣單元的預(yù)測信號有預(yù)設(shè)時間段的延時；其中， 2彡η<Ν，η為整數(shù)。
[0019] 結(jié)合第一方面、第一方面的第一種可能的實現(xiàn)方式至第三種可能的實現(xiàn)方式任一 種，在第四種可能的實現(xiàn)方式中，所述預(yù)測電路還包括：與所述Ν個采樣單元連接的Ν個邏 輯運算單元，其中，一個所述采樣單元對應(yīng)一個所述邏輯運算單元；
[0020] 所述邏輯運算單元包括第一輸入端、第二輸入端和輸出端；每個所述第一輸入端 用于輸入基準(zhǔn)采樣結(jié)果；每個所述第二輸入端與一個所述采樣單元的輸出端連接；每個所 述邏輯運算單元的輸出端與所述控制電路的輸入端連接；
[0021] 所述邏輯運算單元用于比較自身的第二輸入端輸入的采樣結(jié)果與所述基準(zhǔn)采樣 結(jié)果，得到所述比較結(jié)果。
[0022] 結(jié)合第一方面、第一方面的第一種可能的實現(xiàn)方式至第四種可能的實現(xiàn)方式任一 種，在第五種可能的實現(xiàn)方式中，所述待預(yù)測數(shù)字電路還包括內(nèi)部存儲器；所述預(yù)測電路還 包括：
[0023] 第二內(nèi)部存儲器，所述第二內(nèi)部存儲器的工作時鐘與所述待預(yù)測數(shù)字電路的工作 時鐘同步、且所述第二內(nèi)部存儲器的時序路徑的時序余量小于所述內(nèi)部存儲器的時序路徑 的時序余量；
[0024] 所述第二內(nèi)部存儲器包括輸入端和輸出端；所述第二內(nèi)部存儲器的輸入端用于輸 入待寫入數(shù)據(jù)，所述第二內(nèi)部存儲器的輸出端與所述控制電路的輸入端連接；
[0025] 所述控制電路還用于，當(dāng)所述第二內(nèi)部存儲器的輸出端輸出的數(shù)據(jù)與所述待寫入 數(shù)據(jù)不同時，確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。
[0026] 第二方面，提供一種時序預(yù)測方法，包括：
[0027] 獲取Μ個采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比較結(jié)果；其中，所述Μ個采樣結(jié)果為在 采樣時刻對具有不同延時的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果；
[0028] 根據(jù)所述比較結(jié)果確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0029] 結(jié)合第二方面，在第一種可能的實現(xiàn)方式中，所述根據(jù)所述比較結(jié)果確定是否需 要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量，包括：
[0030] 若在一個工作時鐘周期內(nèi)，所述Μ個采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣 結(jié)果的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量；其中，所 述工作時鐘周期是指所述采樣時刻所屬的工作時鐘周期；或，
[0031] 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)， 所述Μ個采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則確定需要調(diào)節(jié)所 述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣時刻所屬的工作時 鐘周期。
[0032] 結(jié)合第二方面，在第二種可能的實現(xiàn)方式中，所述方法還包括：
[0033] 獲取第二內(nèi)部存儲器的待寫入數(shù)據(jù)和所述第二內(nèi)部存儲器輸出的數(shù)據(jù)；所述第二 內(nèi)部存儲器的工作時鐘與所述待預(yù)測數(shù)字電路的工作時鐘同步、且所述第二內(nèi)部存儲器的 時序路徑的時序余量小于所述內(nèi)部存儲器的時序路徑的時序余量；
[0034] 當(dāng)所述第二內(nèi)部存儲器輸出的數(shù)據(jù)與所述待寫入數(shù)據(jù)不同時，確定需要調(diào)節(jié)所述 待預(yù)測數(shù)字電路的時序余量。
[0035] 結(jié)合第二方面的第一種可能的實現(xiàn)方式或第二種可能的實現(xiàn)方式，在第三種可 能的實現(xiàn)方式中，在所述確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量后，所述方法還包 括：
[0036] 降低所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工 作電壓。
[0037] 結(jié)合第二方面的第三種可能的實現(xiàn)方式，在第四種可能的實現(xiàn)方式中，在所述降 低所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電壓后，所 述方法還包括：
[0038] 當(dāng)確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量時，繼續(xù)降低所述待預(yù)測數(shù)字電 路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電壓；或，當(dāng)確定不需要調(diào)節(jié)所 述待預(yù)測數(shù)字電路的時序余量時，提高所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或降低所 述待預(yù)測數(shù)字電路的工作電壓。
[0039] 本發(fā)明實施例提供的時序預(yù)測電路及方法，輸入各個采樣單元的預(yù)測信號有不同 程度的延時，由于輸入組合邏輯電路的預(yù)測信號經(jīng)組合邏輯電路和延時電路傳輸后到達(dá)采 樣單元的輸入端的時間小于或等于一個工作時鐘周期時，采樣單元對輸入自身的預(yù)測信號 進(jìn)行采樣后得到的采樣結(jié)果與基準(zhǔn)采樣結(jié)果相同（即采樣結(jié)果正確）。因此，可以根據(jù)采樣 結(jié)果是否正確以及輸入各個采樣單元的預(yù)測信號的延時程度預(yù)測待預(yù)測數(shù)字電路的時序 余量，進(jìn)而確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。本發(fā)明實施例提供的技術(shù)方案， 對采樣單元的個數(shù)不進(jìn)行限定，可以通過較少的采樣單元實現(xiàn)對待預(yù)測數(shù)字電路的時序余 量的大小進(jìn)行預(yù)測的功能，與現(xiàn)有技術(shù)相比，不用增加大量的觸發(fā)器，也不必占用大量的芯 片面積。
【附圖說明】
[0040] 為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使 用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于 本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其 他的附圖。
[0041] 圖1為本發(fā)明實施例提供的一種時序預(yù)測電路的組成示意圖；
[0042] 圖2為本發(fā)明實施例提供的時序預(yù)測電路的部分電路連接示意圖；
[0043] 圖3為本發(fā)明實施例提供的又一種時序預(yù)測電路的部分電路連接示意圖；
[0044] 圖4為本發(fā)明實施例提供的又一種時序預(yù)測電路的組成示意圖；
[0045] 圖5為本發(fā)明實施例提供的又一種時序預(yù)測電路的組成示意圖；
[0046] 圖6為本發(fā)明實施例提供的再一種時序預(yù)測電路的組成示意圖；
[0047] 圖7為本發(fā)明實施例提供的一種時序預(yù)測方法的流程圖；
[0048] 圖8為本發(fā)明實施例提供的又一種時序預(yù)測方法的流程圖；
[0049] 圖9為本發(fā)明實施例提供的再一種時序預(yù)測方法的流程圖。
【具體實施方式】
[0050] 下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完 整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；?本發(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他 實施例，都屬于本發(fā)明保護(hù)的范圍。
[0051] 本文中術(shù)語"和/或"，僅僅是一種描述關(guān)聯(lián)對象的關(guān)聯(lián)關(guān)系，表示可以存在三種 關(guān)系，例如，A和/或B，可以表示：單獨存在A，同時存在A和B，單獨存在B這三種情況。另 外，本文中的"多個"是指兩個或者兩個以上。
[0052] 實施例1
[0053] 本發(fā)明實施例提供一種時序預(yù)測電路1，如圖1所示，包括：組合邏輯電路10、延時 電路11、采樣電路12和控制電路13 ;所述采樣電路12包括N個采樣單元121，每個所述采 樣單元121的輸入端分別通過所述延時電路11與所述組合邏輯電路10的輸出端連接，每 個所述采樣單元121的輸出端與所述控制電路13的輸入端連接；N為整數(shù)，N多2 ;
[0054] 其中，所述組合邏輯電路10的輸入端用于輸入預(yù)測信號，所述預(yù)測信號經(jīng)所述組 合邏輯電路10傳輸至所述延時電路11 ;
[0055] 所述延時電路11用于將傳輸至自身的預(yù)測信號進(jìn)行延時，使得輸入所述N個采樣 單元121中的N-1個采樣單元121的預(yù)測信號分別相對于輸入所述N個采樣單元121中的 另一采樣單元121的預(yù)測信號有不同程度的延時；
[0056] 所述采樣單元121用于在采樣時刻對輸入自身的預(yù)測信號進(jìn)行采樣，得到采樣結(jié) 果；
[0057] 所述控制電路13用于根據(jù)所述N個采樣單元121的采樣結(jié)果與基準(zhǔn)采樣結(jié)果之 間的比較結(jié)果，確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0058] 其中，本發(fā)明實施例中的N個采樣單元121在附圖1-5中表示為采樣單元121-1、 采樣單元121-2、…、采樣單元121-N，并且，為了附圖清楚，在本發(fā)明實施例中的各個單元 的輸入端和輸出端均通過附圖中的箭頭方向進(jìn)行示意。
[0059] 需要說明的是，數(shù)字芯片或者數(shù)?；旌闲酒幸话銜〝?shù)字電路，數(shù)字電路中 包括組合邏輯電路和內(nèi)部存儲器。內(nèi)部存儲器的時序路徑上的時序出錯或者組合邏輯電路 的時序路徑上的時序出錯均會導(dǎo)致其所屬的數(shù)字電路的時序出錯，進(jìn)而導(dǎo)致數(shù)字電路所屬 的芯片無法正常工作。在滿足數(shù)字電路正常工作的前提下，內(nèi)部存儲器的時序路徑的時序 余量或者組合邏輯電路的時序路徑的時序余量越大，數(shù)字電路的時序出錯的風(fēng)險越小。其 中，數(shù)字電路的時序是指數(shù)字電路的時序路徑上的時序；數(shù)字電路的時序余量是指數(shù)字電 路的時序路徑上的時序余量。
[0060] 另外，需要說明的是，組合邏輯電路的時序路徑是指時序邏輯電路中的源觸發(fā)器 與采樣觸發(fā)器之間的路徑，當(dāng)源觸發(fā)器輸出的預(yù)測信號經(jīng)組合邏輯電路傳輸?shù)臅r間小于或 等于一個采樣觸發(fā)器的工作時鐘周期時，采樣觸發(fā)器采樣到的采樣結(jié)果是對該預(yù)測信號的 采樣結(jié)果。
[0061] 其中，本發(fā)明實施例中的組合邏輯電路10是待預(yù)測數(shù)字電路中的組合邏輯電路 的等價電路。
[0062] 另外，該時序預(yù)測電路1中還可以包括基準(zhǔn)采樣電路，用于產(chǎn)生基準(zhǔn)采樣結(jié)果。
[0063] 需要說明的是，對于同一預(yù)測信號來說，基準(zhǔn)采樣結(jié)果是指對該預(yù)測信號的采樣 結(jié)果（即正確的采樣結(jié)果），具體可以為對采樣時刻所屬的工作時鐘周期內(nèi)輸入組合邏輯 電路10的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果。當(dāng)輸入組合邏輯電路10的預(yù)測信號經(jīng)組合 邏輯電路10和延時電路11傳輸?shù)讲蓸訂卧?21的輸入端的時間小于或等于一個工作時鐘 周期時，采樣單元121對輸入自身的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果正確；否則，采樣結(jié) 果不正確。具體的，本發(fā)明實施例在判斷采樣結(jié)果是否正確時，當(dāng)一個采樣單元121的采樣 結(jié)果與基準(zhǔn)采樣結(jié)果相同時，可以說明該采樣單元121的采樣結(jié)果正確；否則，該采樣單元 121的采樣結(jié)果不正確。其中，工作時鐘周期是指采樣電路的工作時鐘周期。
[0064] 其中，延時電路11可以包括：N個延時單元111，N個延時單元111的延時不同，且 N個延時單元111中有1個延時單元111的延時為0 ;其中，每個延時單元111包括輸入端 和輸出端。示例性的，延時單元111與組合邏輯電路10以及N個采樣單元121的連接關(guān)系 具體可以為：（1)每個延時單元111的輸入端與組合邏輯電路10的輸出端連接，第m個延 時單元111的輸出端與第m個采樣單元121的輸入端連接，具體可參見圖2 ;或，（2)第1個 延時單元111的延時為〇(該第1個延時單元111在圖3中為延時單元111-1)，第1個延 時單元111的輸入端與組合邏輯電路10的輸出端連接，第η個延時單元111的輸入端與第 n-Ι個采樣單元121的輸入端連接，第η個延時單元111的輸出端與第η個采樣單元121的 輸入端連接，具體可參見圖3 ;其中，1彡m彡Ν，2彡N，m，n為整數(shù)。圖2和圖3中的Ν 個延時單元111在附圖中表示為延時單元111-1、延時單元111-2、…、延時單元111-N。
[0065] 其中，采樣單元121的個數(shù)N可以根據(jù)實際情況進(jìn)行設(shè)置，本發(fā)明實施例不對其進(jìn) 行限制。例如，當(dāng)數(shù)字芯片或者數(shù)?；旌闲酒墓ぷ鳝h(huán)境惡劣時，采樣單元121的個數(shù)可以 設(shè)置較多，便于更加準(zhǔn)確的確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。另外，采樣單元 121中可以包括一個觸發(fā)器或多個觸發(fā)器，并且，N個采樣單元121在同一工作時鐘周期內(nèi) 的采樣時刻是相同的。
[0066] 具體的，該時序預(yù)測電路1可以和現(xiàn)有數(shù)字芯片或者數(shù)?；旌闲酒械碾娐芳?在一起，也可以單獨作為一個預(yù)測模塊用于預(yù)測數(shù)字芯片或者數(shù)?；旌闲酒械臄?shù)字電路 的時序余量的大小。
[0067] 另外，為了更加準(zhǔn)確的預(yù)測待預(yù)測數(shù)字電路的時序余量，可以使得采樣電路12、組 合邏輯電路10與待預(yù)測數(shù)字電路的工作時鐘同步。
[0068] 本發(fā)明實施例提供的時序預(yù)測電路，輸入各個采樣單元的預(yù)測信號有不同程度的 延時，由于輸入組合邏輯電路的預(yù)測信號經(jīng)組合邏輯電路和延時電路傳輸后到達(dá)采樣單元 的輸入端的時間小于或等于一個工作時鐘周期時，采樣單元對輸入自身的預(yù)測信號進(jìn)行采 樣后得到的采樣結(jié)果與基準(zhǔn)采樣結(jié)果相同（即采樣結(jié)果正確）。因此，可以根據(jù)采樣結(jié)果 是否正確以及輸入各個采樣單元的預(yù)測信號的延時程度預(yù)測待預(yù)測數(shù)字電路的時序余量， 進(jìn)而確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。本發(fā)明實施例提供的技術(shù)方案，對采 樣單元的個數(shù)不進(jìn)行限定，可以通過較少的采樣單元實現(xiàn)對待預(yù)測數(shù)字電路的時序余量的 大小進(jìn)行預(yù)測的功能，與現(xiàn)有技術(shù)相比，不用增加大量的觸發(fā)器，也不必占用大量的芯片面 積。
[0069] 可選的，所述控制電路13具體用于：
[0070] 若在一個工作時鐘周期內(nèi)，所述N個采樣單元121的采樣結(jié)果中與所述基準(zhǔn)采樣 結(jié)果相同的采樣結(jié)果的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時 序余量；其中，所述工作時鐘周期是指所述采樣電路的工作時鐘周期；或，
[0071] 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)， 所述N個采樣單元121的采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則 確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣電 路的工作時鐘周期。
[0072] 具體的，一個工作時鐘周期內(nèi)，N個采樣單元121的采樣結(jié)果中與基準(zhǔn)采樣結(jié)果相 同的采樣結(jié)果越少，即正確的采樣結(jié)果越少，說明待預(yù)測數(shù)字電路的時序余量越小，則待預(yù) 測數(shù)字電路的時序出錯的風(fēng)險越大；此時，需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0073] 可選的，如圖4所示，所述預(yù)測電路1還可以包括：源信號發(fā)生器14 ;所述源信號 發(fā)生器14的輸出端與所述組合邏輯電路10的輸入端連接；所述源信號發(fā)生器14用于產(chǎn)生 周期性翻轉(zhuǎn)的預(yù)測信號，所述周期性翻轉(zhuǎn)的預(yù)測信號的周期為所述工作時鐘周期。
[0074] 需要說明的是，組合邏輯電路10輸入的預(yù)測信號經(jīng)組合邏輯電路10和延時電路 11傳輸后到達(dá)采樣單元121。當(dāng)輸入組合邏輯電路10的預(yù)測信號A的傳輸時間（傳輸時 間是指輸入組合邏輯電路10的預(yù)測信號經(jīng)組合邏輯電路10和延時電路11傳輸后到達(dá)采 樣單元121的時間）小于或等于一個工作時鐘周期時，采樣結(jié)果是采樣單元121對預(yù)測信 號A進(jìn)行采樣得到的采樣結(jié)果；否則，采樣結(jié)果是采樣單元121對預(yù)測信號A的上一預(yù)測信 號進(jìn)行采樣得到的采樣結(jié)果。該情況下，當(dāng)輸入組合邏輯電路10的預(yù)測信號連續(xù)多個相同 時，確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量的確定結(jié)果可能存在偏差。
[0075] 在該可選的方案中，源信號發(fā)生器14產(chǎn)生的周期性翻轉(zhuǎn)的預(yù)測信號，可避免當(dāng)輸 入組合邏輯電路10的預(yù)測信號連續(xù)多個相同時，導(dǎo)致的確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電 路的時序余量的確定結(jié)果可能存在偏差的問題。
[0076] 可選的，輸入所述N個采樣單元121中的第η個采樣單元121的預(yù)測信號相對于 輸入所述Ν個采樣單元121中的第n-Ι個采樣單元121的預(yù)測信號有預(yù)設(shè)時間段的延時。
[0077] 具體的，預(yù)設(shè)時間段的長短可以根據(jù)實際情況進(jìn)行設(shè)置，本發(fā)明實施例不對其進(jìn) 行限制。
[0078] 具體的，在得知預(yù)設(shè)時間段的長短的情況下，可以估計出待預(yù)測數(shù)字電路中的組 合邏輯電路10的時序路徑的時序余量。例如，當(dāng)采樣電路12包括8個采樣單元121，預(yù)測 信號傳輸至第1個采樣單元121的傳輸時間為Xns (納秒）；輸入第2至第8個采樣單元121 的預(yù)測信號相對于輸入前一個采樣單元121的預(yù)測信號均有0. 2ns的延時；在8個采樣單 元121的采樣結(jié)果中有2個采樣單元121的采樣結(jié)果不正確的情況下，由于傳輸時間小于 或等于一個工作時鐘周期時，采樣單元121對輸入自身的預(yù)測信號進(jìn)行采樣得到的采樣結(jié) 果是正確的，則可得到組合邏輯電路10的時序路徑的時序余量為Ins至1. 2ns之間。具體 的，采樣單元121、傳輸時間和采樣結(jié)果的對應(yīng)關(guān)系如表1所示：
[0079] 表 1
[0080]
[0081]
[0082] 當(dāng)N值很大，且輸入每個采樣單元121的預(yù)測信號相對于輸入前一個采樣單元121 的預(yù)測信號的延時很小時，可以比較準(zhǔn)確的估計組合邏輯電路10的時序路徑的時序余量。
[0083] 可選的，如圖4所示，所述預(yù)測電路1還可以包括：與所述N個采樣單元121連接 的N個邏輯運算單元15,其中，一個所述采樣單元121對應(yīng)一個所述邏輯運算單元15 ;
[0084] 所述邏輯運算單元15包括第一輸入端、第二輸入端和輸出端；每個所述第一輸入 端用于輸入基準(zhǔn)采樣結(jié)果；每個所述第二輸入端與一個所述采樣單元121的輸出端連接； 每個所述邏輯運算單元15的輸出端與所述控制電路13的輸入端連接；
[0085] 所述邏輯運算單元15用于比較自身的第二輸入端輸入的采樣結(jié)果與所述基準(zhǔn)采 樣結(jié)果，得到所述比較結(jié)果。
[0086] 其中，本發(fā)明實施例中的N個邏輯運算單元15在附圖中表示為邏輯運算單元 15-1、邏輯運算單元15-2、…、邏輯運算單元15-N。
[0087] 具體的，邏輯運算單元15可以為異或門或者同或門等，該方案中，邏輯運算單元 15可以通過判斷采樣單元121的采樣結(jié)果和基準(zhǔn)采樣結(jié)果是否相同得到比較結(jié)果。
[0088] 另外，預(yù)測電路1還可以包括：與N個邏輯運算單元15連接的N個記錄單元，其 中，一個邏輯運算單元15對應(yīng)一個記錄單元；每個記錄單元的輸入端與一個邏輯運算單元 15的輸出端連接；每個記錄單元的輸出端與控制電路13的輸入端連接。記錄單元用于記 錄一個或多個工作時鐘周期內(nèi)邏輯運算單元15得到的比較結(jié)果。
[0089] 可選的，所述待預(yù)測數(shù)字電路還包括內(nèi)部存儲器；如圖5所示，所述預(yù)測電路1還 可以包括：
[0090] 第二內(nèi)部存儲器16,所述第二內(nèi)部存儲器16的工作時鐘與所述待預(yù)測數(shù)字電路 的工作時鐘同步、且所述第二內(nèi)部存儲器16的時序路徑的時序余量小于所述內(nèi)部存儲器 的時序路徑的時序余量；
[0091] 所述第二內(nèi)部存儲器16包括輸入端和輸出端；所述第二內(nèi)部存儲器16的輸入 端用于輸入待寫入數(shù)據(jù)，所述第二內(nèi)部存儲器16的輸出端與所述控制電路13的輸入端連 接；
[0092] 所述控制電路13還用于，當(dāng)所述第二內(nèi)部存儲器16的輸出端輸出的數(shù)據(jù)與所述 待寫入數(shù)據(jù)不同時，確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。
[0093] 其中，第二內(nèi)部存儲器16的輸入端可以與控制電路13或者其他模塊連接，控制電 路13或者其他模塊通過該輸入端向第二內(nèi)部存儲器16內(nèi)寫入待寫入數(shù)據(jù)。
[0094] 具體的，由于第二內(nèi)部存儲器16的時序路徑的時序余量小于內(nèi)部存儲器的時序 路徑的時序余量，若第二內(nèi)部存儲器16的輸出端輸出的數(shù)據(jù)與所述待寫入數(shù)據(jù)不同時，可 以認(rèn)為內(nèi)部存儲器的時序路徑的時序余量較小，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時 序余量。
[0095] 需要說明的是，在芯片系統(tǒng)中，當(dāng)芯片的電壓和工作頻率均處于較低狀態(tài)時，數(shù)字 電路中的內(nèi)部存儲器的時序路徑上的時序會比數(shù)字電路中的組合邏輯電路的時序路徑上 的時序更早出錯。本發(fā)明實施例中利用第二內(nèi)部存儲器16確定是否需要調(diào)節(jié)待預(yù)測數(shù)字 電路的時序余量，可以防止當(dāng)芯片的電壓和工作頻率均處于較低狀態(tài)時，待預(yù)測數(shù)字電路 中的內(nèi)部存儲器的時序路徑上的時序出錯。
[0096] 另外，如圖6所示，具體的示出了一種時序預(yù)測電路1，其中，源信號發(fā)生器14包括 一個源觸發(fā)器和一個反相器，采樣單元121包括兩個觸發(fā)器，邏輯運算單元15為一異或門， 記錄單元包括一個觸發(fā)器，基準(zhǔn)采樣電路包括兩個觸發(fā)器。
[0097] 實施例二
[0098] 本發(fā)明實施例提供一種時序預(yù)測方法，該方法具體可以應(yīng)用于上文中提供的任一 種時序預(yù)測電路，該實施例中的相關(guān)解釋可以參見上文，如圖7所示，所述方法包括以下步 驟 701-702 :
[0099] 701、獲取Μ個采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比較結(jié)果；其中，所述Μ個采樣結(jié)果 為在采樣時刻對具有不同延時的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果。
[0100] 需要說明的是，該實施例中的執(zhí)行主體可以為上文中提供的任一種時序預(yù)測電 路。
[0101 ] 其中，Μ個采樣結(jié)果可以是一個工作時鐘周期內(nèi)的采樣結(jié)果，也可以是多個工作時 鐘周期內(nèi)的采樣結(jié)果。需要說明的是，在同一工作時鐘周期內(nèi)，對輸入的具有不同延時的預(yù) 測信號進(jìn)行采樣的采樣時刻是相同的。
[0102] 具體的，當(dāng)組合邏輯電路輸入的預(yù)測信號經(jīng)組合邏輯電路和延時電路傳輸?shù)讲蓸?單元的輸入端的時間小于或等于一個工作時鐘周期，采樣單元對輸入的預(yù)測信號進(jìn)行采樣 得到的采樣結(jié)果是正確的；否則，采樣結(jié)果不正確。
[0103] 需要說明的是，對于同一預(yù)測信號來說，基準(zhǔn)采樣結(jié)果是指對該預(yù)測信號的采樣 結(jié)果（即正確的采樣結(jié)果），具體可以為對采樣時刻所屬的工作時鐘周期內(nèi)輸入組合邏輯 電路的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果。當(dāng)輸入組合邏輯電路的預(yù)測信號經(jīng)組合邏輯電 路和延時電路傳輸?shù)讲蓸訂卧妮斎攵说臅r間小于或等于一個工作時鐘周期時，采樣單元 對輸入自身的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果正確；否則，采樣結(jié)果不正確。具體的，本 發(fā)明實施例在判斷采樣結(jié)果是否正確時，當(dāng)一個采樣單元的采樣結(jié)果與基準(zhǔn)采樣結(jié)果相同 時，可以說明該采樣單元的采樣結(jié)果正確；否則，該采樣單元的采樣結(jié)果不正確。
[0104] 702、根據(jù)所述比較結(jié)果確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0105] 可選的，步驟702在具體實現(xiàn)時可以包括：若在一個工作時鐘周期內(nèi)，所述Μ個采 樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié) 所述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣時刻所屬的工作 時鐘周期；或，
[0106] 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)， 所述Μ個采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則確定需要調(diào)節(jié)所 述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣時刻所屬的工作時 鐘周期。
[0107] 具體的，在一個工作時鐘周期內(nèi)，Μ個采樣結(jié)果中與基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果 越少，即正確的采樣結(jié)果越少，說明待預(yù)測數(shù)字電路的時序余量越小，則待預(yù)測數(shù)字電路內(nèi) 部時序路徑的時序出錯的風(fēng)險越大；此時，需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。
[0108] 可選的，如圖8所示，所述方法還可以包括以下步驟801-802 :
[0109] 801、獲取第二內(nèi)部存儲器的待寫入數(shù)據(jù)和所述第二內(nèi)部存儲器輸出的數(shù)據(jù)；所述 第二內(nèi)部存儲器的工作時鐘與所述待預(yù)測數(shù)字電路的工作時鐘同步、且所述第二內(nèi)部存儲 器的時序路徑的時序余量小于所述內(nèi)部存儲器的時序路徑的時序余量。
[0110] 802、當(dāng)所述第二內(nèi)部存儲器輸出的數(shù)據(jù)與所述待寫入數(shù)據(jù)不同時，確定需要調(diào)節(jié) 所述待預(yù)測數(shù)字電路的時序余量。
[0111] 其中，本發(fā)明實施例對步驟701-702與步驟801-802的先后順序不進(jìn)行限定。
[0112] 具體的，由于第二內(nèi)部存儲器的時序路徑的時序余量小于內(nèi)部存儲器的時序路徑 的時序余量，若第二內(nèi)部存儲器的輸出端輸出的數(shù)據(jù)與待寫入數(shù)據(jù)不同時，可以認(rèn)為內(nèi)部 存儲器的時序路徑的時序余量較小，則確定需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0113] 可選的，在確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量后，所述方法還可以包 括：降低所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電 壓。
[0114] 其中，時序預(yù)測電路可以直接降低待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高待 預(yù)測數(shù)字電路的工作電壓；也可以通過向其他電路發(fā)送一控制消息，以使得其他電路根據(jù) 控制消息降低待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高待預(yù)測數(shù)字電路的工作電壓。該 可選的方法，可以通過調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量，降低待預(yù)測數(shù)字電路的時序出錯 的風(fēng)險。
[0115] 可選的，在所述降低所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高所述待預(yù)測 數(shù)字電路的工作電壓后，所述方法還包括：
[0116] 當(dāng)確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量時，繼續(xù)降低所述待預(yù)測數(shù)字電 路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電壓；或，當(dāng)確定不需要調(diào)節(jié)所 述待預(yù)測數(shù)字電路的時序余量時，提高所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或降低所 述待預(yù)測數(shù)字電路的工作電壓。
[0117] 需要說明的是，在芯片系統(tǒng)中，在滿足芯片系統(tǒng)正常工作的條件下，系統(tǒng)的功耗越 低越好，在該可選的方案中，當(dāng)確定不需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量時，可以通過提 高待預(yù)測數(shù)字電路的工作時鐘頻率和/或降低所述待預(yù)測數(shù)字電路的工作電壓來實現(xiàn)降 低芯片系統(tǒng)功耗的作用。
[0118] 本發(fā)明實施例提供的一種時序預(yù)測方法，基準(zhǔn)采樣結(jié)果為正確的采樣結(jié)果，由于 采樣結(jié)果為在采樣時刻對具有不同延時的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果，而采樣結(jié)果 是否正確與預(yù)測信號的延時程度有關(guān)，因此，可以利用多個采樣結(jié)果與基準(zhǔn)采樣結(jié)果是否 相同判斷采樣結(jié)果是否正確，結(jié)合預(yù)測信號的延時程度對待預(yù)測數(shù)字電路的時序余量的大 小進(jìn)行預(yù)測，進(jìn)而確定是否需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。本發(fā)明實施例提供 的技術(shù)方案，可以應(yīng)用在時序預(yù)測電路中，并對時序預(yù)測電路中的采樣單元的個數(shù)不進(jìn)行 限定，可以通過較少的采樣單元實現(xiàn)對待預(yù)測數(shù)字電路的時序余量的大小進(jìn)行預(yù)測的功 能，與現(xiàn)有技術(shù)相比，不用增加大量的觸發(fā)器，也不必占用大量的芯片面積。
[0119] 實施例三
[0120] 該實施例對實施例二中的時序預(yù)測方法作示例性說明，其中，Μ個采樣結(jié)果為一個 工作時鐘周期內(nèi)的采樣結(jié)果，該實施例中的相關(guān)解釋可以參見上述實施例，如圖9所示，所 述方法包括：
[0121] 901、在第i個工作時鐘周期內(nèi)，獲取Μ個采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比較結(jié) 果以及第二內(nèi)部存儲器的待寫入數(shù)據(jù)和第二內(nèi)部存儲器輸出的數(shù)據(jù)；i多1且i為整數(shù)。
[0122] 902、判斷Μ個采樣結(jié)果中與基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目是否小于M。，得 到第一結(jié)果；判斷第二內(nèi)部存儲器輸出的數(shù)據(jù)與待寫入數(shù)據(jù)是否相同，得到第二結(jié)果。
[0123] 其中，第一結(jié)果和第二結(jié)果均可以為"是"或"否"。
[0124] 若第一結(jié)果為"是"和/或第二結(jié)果為"否"，則執(zhí)行步驟903 ;若第一結(jié)果為"否" 且第二結(jié)果為"是"，則執(zhí)行步驟905。
[0125] 903、確定需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。
[0126] 904、提高待預(yù)測數(shù)字電路的工作電壓。
[0127] 執(zhí)行步驟904后，執(zhí)行步驟906。
[0128] 905、降低待預(yù)測數(shù)字電路的工作電壓。
[0129] 執(zhí)行步驟905后，執(zhí)行步驟906。
[0130] 906、i = i+l〇
[0131] 執(zhí)行步驟906后，返回步驟901。
[0132] 本發(fā)明實施例提供的一種時序預(yù)測方法，基準(zhǔn)采樣結(jié)果為正確的采樣結(jié)果，由于 采樣結(jié)果為在采樣時刻對具有不同延時的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果，而采樣結(jié)果 是否正確與預(yù)測信號的延時程度有關(guān)，因此，可以利用多個采樣結(jié)果與基準(zhǔn)采樣結(jié)果是否 相同判斷采樣結(jié)果是否正確，結(jié)合預(yù)測信號的延時程度對待預(yù)測數(shù)字電路的時序余量的大 小進(jìn)行預(yù)測，進(jìn)而確定是否需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。本發(fā)明實施例提供 的技術(shù)方案，可以應(yīng)用在時序預(yù)測電路中，并對時序預(yù)測電路中的采樣單元的個數(shù)不進(jìn)行 限定，可以通過較少的采樣單元實現(xiàn)對待預(yù)測數(shù)字電路的時序余量的大小進(jìn)行預(yù)測的功 能，與現(xiàn)有技術(shù)相比，不用增加大量的觸發(fā)器，也不必占用大量的芯片面積。
[0133] 以上所述，僅為本發(fā)明的【具體實施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何 熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵 蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【主權(quán)項】
1. 一種時序預(yù)測電路，其特征在于，包括：組合邏輯電路、延時電路、采樣電路和控制 電路；所述采樣電路包括N個采樣單元，每個所述采樣單元的輸入端分別通過所述延時電 路與所述組合邏輯電路的輸出端連接，每個所述采樣單元的輸出端與所述控制電路的輸入 端連接；N為整數(shù)，N彡2; 其中，所述組合邏輯電路的輸入端用于輸入預(yù)測信號，所述預(yù)測信號經(jīng)所述組合邏輯 電路傳輸至所述延時電路； 所述延時電路用于將傳輸至自身的預(yù)測信號進(jìn)行延時，使得輸入所述N個采樣單元中 的N-1個采樣單元的預(yù)測信號分別相對于輸入所述N個采樣單元中的另一采樣單元的預(yù)測 信號有不同程度的延時； 所述采樣單元用于在采樣時刻對輸入自身的預(yù)測信號進(jìn)行采樣，得到采樣結(jié)果； 所述控制電路用于根據(jù)所述N個采樣單元的采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比較結(jié) 果，確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。2. 根據(jù)權(quán)利要求1所述的預(yù)測電路，其特征在于，所述控制電路具體用于： 若在一個工作時鐘周期內(nèi)，所述N個采樣單元的采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同 的采樣結(jié)果的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量； 其中，所述工作時鐘周期是指所述采樣電路的工作時鐘周期；或， 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)，所述 N個采樣單元的采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則確定需要 調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣電路的工作 時鐘周期。3. 根據(jù)權(quán)利要求1或2所述的預(yù)測電路，其特征在于，所述預(yù)測電路還包括：源信號發(fā) 生器； 所述源信號發(fā)生器的輸出端與所述組合邏輯電路的輸入端連接； 所述源信號發(fā)生器用于產(chǎn)生周期性翻轉(zhuǎn)的預(yù)測信號，所述周期性翻轉(zhuǎn)的預(yù)測信號的周 期為所述工作時鐘周期。4. 根據(jù)權(quán)利要求1-3任一項所述的預(yù)測電路，其特征在于，輸入所述N個采樣單元中的 第η個采樣單元的預(yù)測信號相對于輸入所述N個采樣單元中的第n-Ι個采樣單元的預(yù)測信 號有預(yù)設(shè)時間段的延時；其中，2 < η < Ν，η為整數(shù)。5. 根據(jù)權(quán)利要求1-4任一項所述的預(yù)測電路，其特征在于，所述預(yù)測電路還包括：與所 述Ν個采樣單元連接的Ν個邏輯運算單元，其中，一個所述采樣單元對應(yīng)一個所述邏輯運算 單元； 所述邏輯運算單元包括第一輸入端、第二輸入端和輸出端；每個所述第一輸入端用于 輸入基準(zhǔn)采樣結(jié)果；每個所述第二輸入端與一個所述采樣單元的輸出端連接；每個所述邏 輯運算單元的輸出端與所述控制電路的輸入端連接； 所述邏輯運算單元用于比較自身的第二輸入端輸入的采樣結(jié)果與所述基準(zhǔn)采樣結(jié)果， 得到所述比較結(jié)果。6. 根據(jù)權(quán)利要求1-5任一項所述的預(yù)測電路，其特征在于，所述待預(yù)測數(shù)字電路還包 括內(nèi)部存儲器；所述預(yù)測電路還包括： 第二內(nèi)部存儲器，所述第二內(nèi)部存儲器的工作時鐘與所述待預(yù)測數(shù)字電路的工作時鐘 同步、且所述第二內(nèi)部存儲器的時序路徑的時序余量小于所述內(nèi)部存儲器的時序路徑的時 序余量； 所述第二內(nèi)部存儲器包括輸入端和輸出端；所述第二內(nèi)部存儲器的輸入端用于輸入待 寫入數(shù)據(jù)，所述第二內(nèi)部存儲器的輸出端與所述控制電路的輸入端連接； 所述控制電路還用于，當(dāng)所述第二內(nèi)部存儲器的輸出端輸出的數(shù)據(jù)與所述待寫入數(shù)據(jù) 不同時，確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量。7. -種時序預(yù)測方法，其特征在于，包括： 獲取Μ個采樣結(jié)果與基準(zhǔn)采樣結(jié)果之間的比較結(jié)果；其中，所述Μ個采樣結(jié)果為在采樣 時刻對具有不同延時的預(yù)測信號進(jìn)行采樣得到的采樣結(jié)果； 根據(jù)所述比較結(jié)果確定是否需要調(diào)節(jié)待預(yù)測數(shù)字電路的時序余量。8. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述根據(jù)所述比較結(jié)果確定是否需要調(diào) 節(jié)所述待預(yù)測數(shù)字電路的時序余量，包括： 若在一個工作時鐘周期內(nèi)，所述Μ個采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果 的數(shù)目小于或等于一閾值，則確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量；其中，所述工 作時鐘周期是指所述采樣時刻所屬的工作時鐘周期；或， 若在按照時間先后順序排列的多個工作時鐘周期中的每個所述工作時鐘周期內(nèi)，所述 Μ個采樣結(jié)果中與所述基準(zhǔn)采樣結(jié)果相同的采樣結(jié)果的數(shù)目遞減，則確定需要調(diào)節(jié)所述待 預(yù)測數(shù)字電路的時序余量；其中，所述工作時鐘周期是指所述采樣時刻所屬的工作時鐘周 期。9. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述方法還包括： 獲取第二內(nèi)部存儲器的待寫入數(shù)據(jù)和所述第二內(nèi)部存儲器輸出的數(shù)據(jù)；所述第二內(nèi)部 存儲器的工作時鐘與所述待預(yù)測數(shù)字電路的工作時鐘同步、且所述第二內(nèi)部存儲器的時序 路徑的時序余量小于所述內(nèi)部存儲器的時序路徑的時序余量； 當(dāng)所述第二內(nèi)部存儲器輸出的數(shù)據(jù)與所述待寫入數(shù)據(jù)不同時，確定需要調(diào)節(jié)所述待預(yù) 測數(shù)字電路的時序余量。10. 根據(jù)權(quán)利要求8或9所述的方法，其特征在于，在所述確定需要調(diào)節(jié)所述待預(yù)測數(shù) 字電路的時序余量后，所述方法還包括： 降低所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電 壓。11. 根據(jù)權(quán)利要求10所述的方法，其特征在于，在所述降低所述待預(yù)測數(shù)字電路的工 作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電壓后，所述方法還包括： 當(dāng)確定需要調(diào)節(jié)所述待預(yù)測數(shù)字電路的時序余量時，繼續(xù)降低所述待預(yù)測數(shù)字電路的 工作時鐘頻率和/或提高所述待預(yù)測數(shù)字電路的工作電壓；或，當(dāng)確定不需要調(diào)節(jié)所述待 預(yù)測數(shù)字電路的時序余量時，提高所述待預(yù)測數(shù)字電路的工作時鐘頻率和/或降低所述待 預(yù)測數(shù)字電路的工作電壓。
【文檔編號】H03K5/125GK105991111SQ201510092987
【公開日】2016年10月5日
【申請日】2015年3月2日
【發(fā)明人】黃濤
【申請人】華為技術(shù)有限公司