一種基于pvtm的寬電壓時鐘拉伸電路的制作方法
【專利摘要】本發(fā)明公開了一種基于PVTM的寬電壓時鐘拉伸電路，該電路由PVTM電路模塊、相位時鐘生成模塊、時鐘同步選擇模塊以及控制模塊組成。PVTM電路模塊實時監(jiān)測芯片中延時單元的延時信息來檢測當前電路的運行環(huán)境，并將該信息反饋到控制模塊中。控制模塊在時鐘拉伸使能信號以及時鐘拉伸尺度信號的作用下，根據(jù)PVTM的反饋信息，從相位時鐘生成模塊產(chǎn)生的時鐘中選擇目標相位時鐘，實現(xiàn)在單周期內(nèi)對不同PVT環(huán)境下系統(tǒng)時鐘的拉伸。本發(fā)明不需要復雜的門器件，面積和功耗代價較小。本發(fā)明電路結構精簡，電路實現(xiàn)簡單，用一定的精度代價換取了面積代價，尤其適合基于在線時序監(jiān)測的自適應電壓頻率調整電路使用。
【專利說明】
一種基于PVTM的寬電壓時鐘拉伸電路
技術領域
[0001] 本發(fā)明涉及一種基于PVTM的寬電壓時鐘拉伸電路，利用數(shù)字邏輯實現(xiàn)，屬于集成 電路設計領域。 技術背景
[0002] 近些年，寬電壓(Wide voltage range)集成電路得到了廣泛關注，它通常涵蓋近/ 亞閾值區(qū)至常規(guī)電壓區(qū)，可以在寬電壓范圍內(nèi)進行切換，以便在滿足芯片不同負載下的高 性能或高能效需求。然而，由于PVT(Process, Voltage，Temperature)偏差的存在以及電路 老化的問題，在電路設計中需要預留一定的時序余量使電路在最壞情況下能仍正常工作， 造成了性能和功耗浪費，但這些不利時序偏差因素實際很難同時發(fā)生甚至根本不發(fā)生，因 此這就造成所選擇的工作電壓過于保守，芯片的性能沒有達到最佳。
[0003] 為了實現(xiàn)芯片的高性能或者高能效設計，通常會減少時序余量以讓芯片在更低電 壓或者更高的頻率下運行，但容易造成關鍵路徑時序違規(guī)情況發(fā)生，使芯片運行出錯。以 razor結構為代表的電路是典型的在線時序監(jiān)測方法，將電壓降低到極限值至電路時序出 錯，并利用原地恢復或者上層恢復機制來恢復芯片的正確工作狀態(tài)。這類監(jiān)控方法的監(jiān)控 單元有兩個特點，一是，監(jiān)控時序工作情況，能有效的判斷某一個時鐘周期內(nèi)，電路的時序 是否出現(xiàn)錯誤;二是，保留正確的時序結果，在時序出錯時需要實現(xiàn)糾錯功能，因此監(jiān)控單 元需要保留正確的時序值。其結構主要是由兩個時序單元組成:普通觸發(fā)器和影子鎖存器。 在設計過程中，使用Razor監(jiān)控單元替換傳統(tǒng)的觸發(fā)器，即可完成電路的時序監(jiān)控及糾錯。 當電路時序正常時，監(jiān)控單元中的觸發(fā)器作用與傳統(tǒng)觸發(fā)器無異；當電路時序出錯時，影子 寄存器保存著正常時序結果，可以完成數(shù)據(jù)糾錯。
[0004] 利用在線時序監(jiān)測方法，檢測片上時序監(jiān)測單元的延時變化情況，便可以得到電 路中PVT環(huán)境情況。將該信息反饋到系統(tǒng)中，系統(tǒng)根據(jù)反饋的時序監(jiān)測信息從而可以對目標 電路進行相應的電壓或者頻率調節(jié)，以實現(xiàn)芯片的高性能或者高能效。一旦芯片的數(shù)據(jù)出 現(xiàn)錯誤即表明出現(xiàn)時序違約，此時芯片時序余量較小，為了保證芯片工作正常，需要實現(xiàn)立 刻降頻操作，以提高時序余量，解決電路時序違約問題。而傳統(tǒng)的降頻方法有:分頻操作和 PLL配置。分頻的方法可以實現(xiàn)立即降頻，但是由于只能實現(xiàn)整數(shù)倍分頻（通常使用二分 頻），因此芯片頻率降低幅度較大，芯片工作性能降低也比較多;使用PLL動態(tài)配置的方法雖 然可以實現(xiàn)比較小范圍的頻率調節(jié)，但是由于PLL調節(jié)需要一定的穩(wěn)定時間，因此使用PLL 配置的方法不適用于快速頻率調節(jié)。已公布的時鐘拉伸電路結構復雜，通常由多個DLL (Delay-Locked Loop)實現(xiàn)多相位時鐘生成，延時相位控制比較精確，但面積開銷比較大， 不適用于嵌入式低功耗芯片。

【發(fā)明內(nèi)容】

[0005] 發(fā)明目的：
[0006] 本發(fā)明針對采用PLL模塊設計的時鐘拉伸電路以及利用分頻實現(xiàn)時鐘降頻電路的 缺點和不足，提供了一種響應時間更快，拉伸尺度更細的時鐘拉伸電路。本發(fā)明根據(jù)PVTM反 饋的信息能夠在控制信號下對時鐘進行拉伸，可以完成細粒度的快速降頻操作，能有效減 小頻率調節(jié)模塊面積開銷。本發(fā)明尤其適合基于在線時序監(jiān)測的自適應電壓頻率調整電路 使用，當出現(xiàn)電路時序違規(guī)時，即產(chǎn)生控制信號使時鐘拉伸，增加電路時序余量，從而避免 電路工作出錯。
[0007] 技術方案：
[0008] 本發(fā)明所述的一種基于PVTM的寬電壓時鐘拉伸電路包括：
[0009] PVTM(Process Voltage Temperature Monitor，PVT監(jiān)測）電路模塊，實時監(jiān)測芯 片中延時單元的延時信息，并將延時信息反饋到控制模塊；
[0010] 相位時鐘生成模塊，利用系統(tǒng)時鐘產(chǎn)生N個具有不同相位的相位時鐘，N為大于1的 整數(shù)；
[0011] 控制模塊，在時鐘拉伸使能信號以及時鐘拉伸尺度信號的作用下，根據(jù)PVTM電路 模塊反饋的延時信息，產(chǎn)生控制信號；
[0012] 時鐘同步選擇模塊，響應所述控制信號，從系統(tǒng)時鐘及N個相位時鐘中選擇目標相 位時鐘輸出，實現(xiàn)在單周期內(nèi)，對系統(tǒng)時鐘拉伸。
[0013] 優(yōu)選地，所述PVTM電路模塊包括：
[0014] -分頻電路，利用D觸發(fā)器對系統(tǒng)時鐘進行分頻，得到分頻時鐘；
[0015] -環(huán)振電路，由1個二輸入與非門以及Μ級延時單元串聯(lián)而成，Μ為大于1的整數(shù)，最 后一級延時單元輸出的振蕩信號與分頻時鐘共同作為所述二輸入與非門的輸入，形成閉 環(huán)；
[0016] -計數(shù)器電路1，輸入所述振蕩信號，對振蕩次數(shù)進行采樣，并輸出采樣結果至控 制豐吳塊。
[0017] 優(yōu)選地，所述控制模塊包括一計數(shù)器電路2,用于產(chǎn)生Ν+1位時鐘選擇控制信號 ctrl[N:0]，決定目標相位時鐘的選擇，在每個周期內(nèi)，只有一位時鐘選擇控制信號有效。
[0018] 所述控制模塊進一步還包括一編碼器，當編碼器檢測到拉伸使能信號由有效變?yōu)?無效時，產(chǎn)生一門控時鐘控制信號，決定是否對目標相位時鐘進行門控一個周期后再輸出。
[0019] 另一優(yōu)選地，所述時鐘同步選擇模塊包括N個D觸發(fā)器及若干門電路，最低位控制 信號與系統(tǒng)時鐘通過與門進行與操作，其余N位控制信號分別作為N個D觸發(fā)器的數(shù)據(jù)輸入 信號，N個相位時鐘分別作為N個D觸發(fā)器的時鐘輸入信號，與對應的控制信號進行同步處 理，N個D觸發(fā)器的數(shù)據(jù)輸出信號與其時鐘輸入信號分別通過與門進行與操作后，將所有N+1 個與門的輸出連接到一個具有N+1個輸入端口的或門，該或門的輸出即為拉伸時鐘。
[0020] 有益效果：
[0021] 本發(fā)明的基于PVTM的寬電壓時鐘拉伸電路，主要采用N個延時單元獲取N個相位相 互偏移的相位時鐘。由于延時單元的延時易受PVT環(huán)境變化影響，造成時鐘拉伸結果粗糙。 因此本電路結構加入PVTM電路模塊，根據(jù)外部控制信號，利用PVTM的反饋信息，選擇正確的 相位時鐘，實現(xiàn)快速準確的時鐘拉伸。該方法相對于傳統(tǒng)其他的時鐘拉伸方法，包括使用分 頻或者PLL配置的方法，不僅能在一個周期內(nèi)做到快速響應，而且能夠做到對系統(tǒng)時鐘較為 精細程度的拉伸，即時鐘頻率不會變化太大，保證芯片能在解決電路時序違約的情況下，芯 片的性能不會有太大的損失，使電路的時序違約問題得到及時解決。同時，本發(fā)明對于電路 功能的實現(xiàn)所需單元數(shù)目相比少，不需要復雜的門器件，面積和功耗代價較小。本發(fā)明電路 結構精簡，電路實現(xiàn)簡單，用一定的精度代價換取了面積代價，尤其適合基于在線時序監(jiān)測 的自適應電壓頻率調整電路使用。
【附圖說明】：
[0022]圖1為基于PVTM的寬電壓時鐘拉伸電路框圖；
[0023]圖2為基于PVTM的寬電壓時鐘拉伸電路原理圖；
[0024]圖3為時鐘拉伸原理時序圖；
[0025] 圖4為不同PVT環(huán)境PVTM的計數(shù)與實際結果對比
[0026]圖5為在FF工藝角，0.7V，25°C，拉伸周期為1/8的elk的仿真波形圖；
[0027]圖6為在TT工藝角，0.8V，25°C，拉伸周期為1/4的elk的仿真波形圖；
[0028]圖7為在SS工藝角，1.1V，25°C，拉伸周期為1/2的elk的仿真波形圖
【具體實施方式】
[0029]下面結合附圖對本發(fā)明技術方案進行詳細說明，但是本發(fā)明的保護范圍不局限于 所述實施例。
[0030] 如圖1所示，本發(fā)明基于PVTM的寬電壓時鐘拉伸電路包括PVTM電路模塊，相位時鐘 生成模塊，時鐘同步選擇模塊以及控制模塊。該電路的外部輸入信號為系統(tǒng)時鐘elk，復位 信號rst，時鐘拉伸使能信號slow以及時鐘拉伸尺度信號user_mux，輸出信號為拉伸之后的 時鐘clkjuLPVTM電路模塊是實時監(jiān)測芯片中延時單元的延時信息來檢測當前電路的運 行環(huán)境，并將該延時信息反饋到控制模塊中?？刂颇K在時鐘拉伸使能信號slow以及時鐘 拉伸尺度信號user_mu X的作用下，根據(jù)PVTM的反饋信息，從相位時鐘生成模塊產(chǎn)生的時鐘 中選擇目標相位時鐘，實現(xiàn)在單周期內(nèi)對不同PVT環(huán)境下系統(tǒng)時鐘的拉伸。
[0031 ] PVTM電路模塊的輸入信號為系統(tǒng)時鐘elk，復位信號rst，輸出信號為環(huán)振振蕩次 數(shù)counter，連接到控制模塊的輸入端。
[0032]相位時鐘生成模塊的輸入信號為系統(tǒng)時鐘elk，輸出信號為N個具有不同相位的相 位時鐘clk_dlyl…clk_dlyi…clk_dlyN，連接到時鐘同步選擇模塊的輸入端，i = 2，3···Ν-1;Ν為大于1的整數(shù)。
[0033 ]控制模塊的輸入信號為系統(tǒng)時鐘c 1 k，復位信號r s t，時鐘拉伸尺度信號u s er_mux 以及來自PVTM電路模塊的反饋信號counter，輸出信號連接到時鐘同步選擇模塊的輸入端， 分別為N+1位的控制信號ctrl[N:0]以及門控時鐘控制信號gate_clk。
[0034] 時鐘同步選擇模塊的輸入信號為系統(tǒng)時鐘elk，復位信號rst，門控時鐘控制信號 gate_clk，相位時鐘clk_dlyi(i = 1，2···Ν)以及來自控制模塊的控制信號ctrl[N:0]，輸出 為經(jīng)過拉伸的時鐘c 1 k_ou t。
[0035] 如圖2所示，PVTM電路模塊是利用延時單元組成環(huán)振，輸入激勵，令其在該環(huán)境下 開始振蕩，并記錄振蕩次數(shù)counter，counter數(shù)目的大小代表著當前電路的PVT環(huán)境的好 壞。通過計算可知，該振蕩次數(shù)counter也即為在該環(huán)境下為獲得延遲一個周期的系統(tǒng)時鐘 所需的延時單元數(shù)目。通過將counter傳遞給后續(xù)的控制模塊中，結合外部輸入的時鐘拉伸 使能信號slow以及時鐘拉伸尺度信號user_mux，輸出控制信號ctrl[N:0]，從系統(tǒng)時鐘及相 位時鐘生成模塊產(chǎn)生的時鐘中選擇目標相位的時鐘，實現(xiàn)在單周期內(nèi)，對不同PVT的環(huán)境下 系統(tǒng)時鐘的拉伸。
[0036] PVTM電路模塊由三個子電路組成，分別是分頻電路、環(huán)振電路以及計數(shù)器電路1。 分頻電路利用上升沿觸發(fā)的D觸發(fā)器構建，通過將系統(tǒng)時鐘elk進行K分頻(K為大于1的整 數(shù)），得到分頻時鐘clk_div。環(huán)振電路由1個二輸入與非門以及Μ級延時單元串聯(lián)而成(M為 大于1的整數(shù)），本發(fā)明所選擇的延時單元相當于數(shù)級串聯(lián)而成的緩沖器(buffer)。最后一 級延時單元的輸出信號〇sc_out與分頻時鐘clk_div共同作為上述二輸入與非門的輸入，形 成閉環(huán)。二輸入與非門的輸入信號分頻時鐘clk_div為環(huán)振的起振信號，當分頻時鐘clk_ div為低電平時，鎖定與非門的輸出為高電平，環(huán)振不振蕩；當分頻時鐘clk_div為高電平 時，環(huán)振開始振蕩，在其最后一級延時單元輸出振蕩信號〇sc_out。輸入該振蕩信號至PVTM 電路模塊中的計數(shù)器電路1，統(tǒng)計其振蕩次數(shù)。當分頻時鐘由高電平轉為低電平時，環(huán)振結 束振蕩，計數(shù)器電路1同時停止計數(shù)。同時分頻電路輸出有效的采樣信號clk_sample_ counter至計數(shù)器電路1，對振蕩次數(shù)進行采樣。數(shù)據(jù)采樣結束后，分頻電路輸出復位信號 out_rst至計數(shù)器電路1，令計數(shù)數(shù)據(jù)復位，并輸出采樣之后的數(shù)據(jù)counter至控制模塊。
[0037] 利用振蕩次數(shù)counter數(shù)據(jù)，通過下式可計算出當前PVT環(huán)境下相位時鐘生成模塊 延時鏈所需要的延時單元數(shù)目N1:
[0039] 其中M，K分別為PVTM電路模塊環(huán)振中延時單元數(shù)目、分頻電路時鐘分頻數(shù)。N為綜 合所有PVT環(huán)境所需延時單元數(shù)目，取各PVT環(huán)境下所需延時單元數(shù)目的最大值。該式從理 論上推出，在當前環(huán)境下，從延時鏈上第N1個延時單元得到的相位時鐘clk_dlyNl與系統(tǒng)時 鐘elk相位差為2π。該數(shù)N1與延時鏈實際所需要的延時單元數(shù)目N0有一定的誤差，但誤差在 允許范圍之內(nèi)。在PVTM電路模塊環(huán)振中，當分頻時鐘clk_di v由高電平轉為低電平時，環(huán)振 應停止振蕩，然而由于clk_div信號的轉變?nèi)钥赡軙е颅h(huán)振產(chǎn)生最后一次振蕩，因此 counter數(shù)據(jù)應該舍去最后一次，以提高計數(shù)的精確度。
[0040] 相位時鐘生成模塊由N級延時單元串聯(lián)而成，組成延時鏈，為提高時鐘拉伸的準確 度，該延時鏈中的延時單元與上述PVTM中環(huán)振所用延時單元為同一型號。相位時鐘生成模 塊以系統(tǒng)時鐘elk作為延時鏈的初始輸入信號，每一級延時單元對系統(tǒng)時鐘將產(chǎn)生一定的 相位偏移，由此可獲取具有不同相位的N+1個相位時鐘(把系統(tǒng)時鐘也視為一個相位時鐘）， 相鄰相位時鐘之間的延遲時間即為在當前PVT環(huán)境下的1個延時單元的延遲時間。
[0041 ]在本發(fā)明中，拉伸后時鐘的周期由下式?jīng)Q定：
[0042] TStretch=T0riginai+ Δ t*Nl/2user-mux
[0043] 其中TStre3t。h為拉伸后的時鐘周期，TQriginai為時鐘拉伸前時的周期值，即為系統(tǒng)時 鐘周期，A t為一個延時單元在當前PVT環(huán)境下的延時，N1為在當前環(huán)境下，相位時鐘生成模 塊延時鏈所需要的延時單元數(shù)目。user_mux為可配輸入變量，控制拉伸時鐘輸出周期。 userjnux信號決定了時鐘拉伸的尺度，其位寬為整數(shù)X，該數(shù)值取決于用戶需要實現(xiàn)的最小 時鐘拉伸粒度1/2 1，其中L是位寬為X的二進制數(shù)字所能表示的最大十進制數(shù)。舉例位寬X為 2時，能表示的最大十進制數(shù)為3,則可實現(xiàn)的最小時鐘拉伸時間為1/8個周期，除此還可實 現(xiàn)拉伸1/4、1/2個周期，具體可通過配置userjnux的數(shù)值來實現(xiàn)。由于N0為當前環(huán)境下獲得 一個與系統(tǒng)時鐘elk相位差為2π的時鐘實際所需要的延時單元數(shù)目，因此有At*N0~ T〇riginal，NO與N1誤差較小，因此有Δ t*Nl~Tciriginal，故通過配置不同user_mux便可得到不 同周期的拉伸時鐘。例如當us er_mux為1時，則拉伸之后的時鐘周期為：
[0044] TstretG h = T〇riginal+A t*Nl/2^3*T〇riginal/2
[0045] 控制模塊根據(jù)外部輸入的時鐘拉伸使能信號slow以及時鐘拉伸尺度信號uSer_ mux產(chǎn)生控制信號，以決定時鐘的選擇。在時鐘拉伸使能信號slow的作用下，選擇是否對時 鐘進行拉伸。slow = 0時，時鐘控制信號ctrl[0]有效，模塊輸出為系統(tǒng)時鐘，slow=l時，模 塊對系統(tǒng)時鐘進行拉伸，選擇相應的時鐘控制信號ctrl[N:l]，輸出拉伸之后的時鐘clk_ out?？刂颇K輸出信號為位寬為N+1的Ctrl信號，在每個周期內(nèi)，只有一位為高電平，其余 為低電平，其中電平為高的控制信號代表選擇對應的相位時鐘。
[0046] 控制模塊由計數(shù)器電路2以及編碼器組成，編碼器電路通過檢測拉伸使能信號的 下降沿，即拉伸使能信號由有效變?yōu)闊o效時，產(chǎn)生門控時鐘信號gate_clk，決定是否對輸出 時鐘進行門控一個周期。計數(shù)器電路2以步長Z在每周期內(nèi)累加一次產(chǎn)生唯一的高電平控制 信號(^1'1[3]，即代表選擇相位時鐘(：11<_(115^，3 = 2*1(1 = 1，2,3"_)，步長2 = (3〇111^61'/21^:|: -mux。若當S大于counter數(shù)值時，即表示所選的相位時鐘clk_dlyS與當前主時鐘elk的相位 大于2π，則需從 Clk_dlyl開始重新選擇相位時鐘。另外，此時需將控制信號ctrl[N:0]置為 低電平，保持一個周期，在下一個周期置控制信號ctrl[M]為高電平，即選擇clk_dlyM，M = S-counter。否則由于Μ小于S，即clk_dlyM的有效沿在clk_dlyS之前，將導致在clk_dlyM與 clk_dlyS的有效沿之間，時鐘同步模塊中的ctrl_synM信號與clk_dlyS信號在一段時間內(nèi) 會同時為高電平，表示同時選擇了兩個相位時鐘，造成功能錯誤。
[0047] 由于上述控制模塊中的控制信號與對應的相位時鐘信號為異步信號，在后續(xù)的時 鐘選擇組合邏輯電路中可能產(chǎn)生毛刺，故需要進行數(shù)據(jù)同步處理。即利用N個下降沿有效的 D觸發(fā)器，將上述控制模塊中的控制信號ctrl[N:l]與對應的相位時鐘信號clk_dlyN~clk_ dly2，clk_dlyl進行同步處理，即第S位控制信號ctrl[S]作為第S個觸發(fā)器的數(shù)據(jù)端輸入信 號，第S個相位時鐘clk_dlyS作為該觸發(fā)器的時鐘信號，輸出同步控制信號ctrl_syn[S]，以 避免在時鐘選擇時產(chǎn)生毛刺(S=1，2-_N)?？刂菩盘朿trl[0]不經(jīng)過同步處理，直接與系統(tǒng) 時鐘elk進行與操作。同步之后的信號ctrl_ Syn[S]再與之前D觸發(fā)器的時鐘信號clk_dlyS 進行與操作(S = 1，2···Ν)，將所有N+1個與門的輸出連接到一個具有N+1個輸入端口的或門， 該或門的輸出即為拉伸時鐘。
[0048] 由于本發(fā)明采用的相位時鐘生成模塊是由延時鏈組成，故在時鐘拉伸使能信號由 有效變?yōu)闊o效時(本發(fā)明中為由1到〇的變化），控制模塊需要選擇是否對輸出時鐘進行門控 一個周期，即讓當前時鐘輸出高電平一個周期，以避免產(chǎn)生不必要的毛刺或者短脈沖。在時 鐘拉伸使能信號slow無效時，若當前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相 位差小于等于I則將門控時鐘控制信號gate_clk置為高電平，即表示對當前輸出時鐘進行 門控一個周期;若當前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差大于I則 將門控時鐘控制信號gate_clk置為低電平，即表示當前輸出時鐘選擇系統(tǒng)時鐘，停止拉伸。
[0049] 圖3所示為時鐘拉伸原理時序圖。時鐘拉伸的操作就是根據(jù)拉伸尺度的不同，選擇 所需的目標相位時鐘。
[0050] 本發(fā)明以圖3為例具體說明時鐘拉伸原理，即時鐘拉長的時間為兩個延時單元的 延時值。在時鐘拉伸使能信號slow為低電平時，輸出信號clk_out輸出的為系統(tǒng)時鐘elk(如 圖3中①所示）。當時鐘拉伸使能信號slow有效時一一即為高電平，開始對時鐘進行拉伸。由 于本發(fā)明電路中采用的觸發(fā)器均為下降沿有效，故在elk的下降沿到達時，控制信號Ctrl
[2]為高電平。由于各相位時鐘和控制信號為異步信號，在時鐘選擇中可能產(chǎn)生不必要的毛 刺，影響電路功能。故為了避免產(chǎn)生毛刺，我們將控制信號ctrl[2]與對應的相位時鐘clk_ dly2進行同步處理，則在clk_dly2的下降沿到達后，才會選擇clk_dly2(如圖3中②所示）。 同理，在elk的第二個下降沿到達后，經(jīng)過信號同步之后才會選擇相應的相位時鐘clk_dly4 (如圖3中③所示），以此類推。在時鐘拉伸使能信號s 1 ow轉為低電平時，時鐘輸出應停止對 時鐘進行拉伸，選擇系統(tǒng)時鐘。由于此時clk_out與elk的相位差未知，若在時鐘拉伸使能信 號slow無效后直接選擇系統(tǒng)時鐘elk，可能產(chǎn)生毛刺或者時鐘壓縮。如本例所示，在時鐘拉 伸結束后選擇系統(tǒng)時鐘，由于clk_dly4與elk相位差小于π，故出現(xiàn)了短脈沖（如圖3中④、 ⑤，即虛線所示），將影響電路正常工作。因此在這個時刻需對clk_out門控一個時鐘，即令 gate_clk為高電平（如圖3中⑥所示），輸出一個周期的高電平，在gate_clk為低電平時，輸 出系統(tǒng)時鐘(如圖3中所⑦示）。
[0051 ] 圖4所示，電路在基于SMIC40nm工藝庫，使用Hsim軟件對PVTM電路模塊在不同工藝 角、電壓、溫度的環(huán)境下仿真，得到了N0與N1的數(shù)據(jù)比較。通過對比可知，兩數(shù)誤差較小，表 示該時序監(jiān)測模塊準確度較高。
[0052]圖5表示在FF工藝角，0.7V，25°C環(huán)境下，拉伸尺度為1/8個周期的仿真波形圖。當 拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘低電平得到了拉 伸，且拉伸時長為1/8個周期左右，響應速度在一個周期內(nèi)。由于在時鐘拉伸使能信號slow 無效時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘elk相位差約為π/2,故為了避免在電路最后 產(chǎn)生時鐘壓縮，對時鐘輸出采取門控一個時鐘，輸出一個周期的高電平。
[0053]圖6所示，為在ΤΤ工藝角，0.8V，25°C環(huán)境下，拉伸尺度為1/4個周期的仿真波形圖。 當拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，且 拉伸時長為1/4個周期左右，響應速度為一個周期內(nèi)。由于在時鐘拉伸使能信號slow無效 時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘elk相位差約為π，故為了避免在電路最后產(chǎn)生時 鐘壓縮，對時鐘輸出采取門控一個時鐘，輸出高電平。
[0054]圖7所示，為在SS工藝角，1.1V，25°C環(huán)境下，拉伸尺度為1/2個周期的仿真波形圖。 當拉伸信號slow有效時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，且 拉伸時長為1/2個周期左右，響應速度為一個周期內(nèi)。由于在時鐘拉伸使能信號slow無效 時，輸出時鐘選擇的相位時鐘與系統(tǒng)時鐘elk相位差約為2JT，并不會產(chǎn)生時鐘壓縮的情況， 因此該情況不需要對電路進行門控。
[0055] 一個實施案例
[0056]在基于PVTM的寬電壓時鐘拉伸電路的一個具體實施案例中，采用SMIC提供的40nm 工藝庫，利用synopsys公司提供的軟件仿真平臺，在不同PVT環(huán)境下對該電路進行功能仿真 測試。首先設計各個模塊的電路結構，利用硬件電路語言對電路進行建模，對其電路功能進 行仿真驗證，并不斷優(yōu)化。設定電路工作頻率為200MHz，選定PVTM電路模塊中分頻電路的時 鐘分頻數(shù)K為16,環(huán)振中延時單元數(shù)目Μ為4,相位時鐘生成模塊延時鏈中延時單元數(shù)目N為 59。分別在FF、TT、SS不同工藝角，以及不同電壓、溫度下，改變時鐘拉伸尺度信號user_mux 的數(shù)值，進行仿真，得到仿真結果如圖5、6、7所示。
[0057]圖5、6、7顯示了電路在時鐘拉伸使能信號slow有效時，均在系統(tǒng)時鐘下降沿(一個 周期內(nèi)）開始響應時鐘拉伸的請求，開始對系統(tǒng)時鐘進行拉伸。對于不同的拉伸尺度請求， 分別實現(xiàn)對時鐘拉長不同的時間。如圖6所示，為在TT工藝角，0.8V，25°C環(huán)境下，時鐘拉伸 尺度信號user_mux為2,即時鐘拉伸為1/4個周期。由仿真波形圖可知，當拉伸信號slow有效 時，在觸發(fā)器下降沿被采樣。從圖中可以看出輸出時鐘得到了拉伸，且拉伸時長為1/4個周 期左右，響應速度為一個周期內(nèi)。由于在時鐘拉伸使能信號slow無效時，輸出時鐘選擇的相 位時鐘與系統(tǒng)時鐘elk相位差約為π，故為了避免在電路最后產(chǎn)生時鐘壓縮，對時鐘輸出采 取門控一個時鐘，輸出高電平。
[0058]以上結果顯示了本發(fā)明能夠在單周期內(nèi)迅速實現(xiàn)時鐘拉伸，時鐘拉伸的精度較 好，誤差較小，使用的電路結構簡單。
【主權項】
1. 一種基于PVTM的寬電壓時鐘拉伸電路，其特征在于包括： PVTM電路模塊，實時監(jiān)測芯片中延時單元的延時信息，并將延時信息反饋到控制模塊； 相位時鐘生成模塊，利用系統(tǒng)時鐘產(chǎn)生N個具有不同相位的相位時鐘，N為大于1的整 數(shù)； 控制模塊，在時鐘拉伸使能信號以及時鐘拉伸尺度信號的作用下，根據(jù)PVTM電路模塊 反饋的延時信息，產(chǎn)生控制信號； 時鐘同步選擇模塊，響應所述控制信號，從系統(tǒng)時鐘及N個相位時鐘中選擇目標相位時 鐘輸出，實現(xiàn)在單周期內(nèi)，對系統(tǒng)時鐘拉伸。2. 根據(jù)權利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于所述PVTM電路 豐吳塊包括： 一分頻電路，利用D觸發(fā)器對系統(tǒng)時鐘進行分頻，得到分頻時鐘； 一環(huán)振電路，由1個二輸入與非門以及Μ級延時單元串聯(lián)而成，Μ為大于1的整數(shù)，最后一 級延時單元輸出的振蕩信號與分頻時鐘共同作為所述二輸入與非門的輸入，形成閉環(huán)； 一計數(shù)器電路1，輸入所述振蕩信號，對振蕩次數(shù)進行采樣，并輸出采樣結果至控制模 塊。3. 根據(jù)權利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:所述相位時鐘 生成模塊由N級延時單元串聯(lián)而成。4. 根據(jù)權利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:所述控制模塊 包括一計數(shù)器電路2,用于產(chǎn)生N+1位時鐘選擇控制信號ctrl[N:0]，決定目標相位時鐘的選 擇，在每個周期內(nèi)，只有一位時鐘選擇控制信號有效。5. 根據(jù)權利要求4所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:時鐘拉伸使能 信號有效時，所述計數(shù)器電路2以步長Z = c〇unter/2USCT-mux在每周期內(nèi)累加一次產(chǎn)生唯一有 效的時鐘選擇控制信號Ctrl [S]，用于選擇相應的相位時鐘，counter為PVTM電路模塊輸出 信號的值，user_mux為時鐘拉伸尺度信號的值，S = Z*i，i = l，2,3···，當S大于counter時，從 相位時鐘生成模塊生成的最低相位時鐘開始重新選擇相位時鐘。6. 根據(jù)權利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:所述控制模塊 包括一編碼器，當編碼器檢測到拉伸使能信號由有效變?yōu)闊o效時，產(chǎn)生一門控時鐘控制信 號，決定是否對目標相位時鐘進行門控一個周期后再輸出。7. 根據(jù)權利要求1所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于:所述時鐘同步 選擇模塊包括N個D觸發(fā)器及若干門電路，最低位控制信號與系統(tǒng)時鐘通過與門進行與操 作，其余N位控制信號分別作為N個D觸發(fā)器的數(shù)據(jù)輸入信號，N個相位時鐘分別作為N個D觸 發(fā)器的時鐘輸入信號，與對應的控制信號進行同步處理，N個D觸發(fā)器的數(shù)據(jù)輸出信號與其 時鐘輸入信號分別通過與門進行與操作后，將所有N+1個與門的輸出連接到一個具有N+1個 輸入端口的或門，該或門的輸出即為拉伸時鐘。8. 根據(jù)權利要求6所述的基于PVTM的寬電壓時鐘拉伸電路，其特征在于：當時鐘拉伸使 能信號無效時，若當前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差小于等于 I則將門控時鐘控制信號置為有效，對當前輸出時鐘進行門控一個周期，之后停止時鐘拉 伸，輸出系統(tǒng)時鐘；若當前時鐘同步選擇模塊所選擇的相位時鐘與系統(tǒng)時鐘的相位差大于 η，則將門控時鐘控制信號置為無效，停止時鐘拉伸，輸出系統(tǒng)時鐘。
【文檔編號】H03L7/18GK106026994SQ201610323558
【公開日】2016年10月12日
【申請日】2016年5月16日
【發(fā)明人】單偉偉, 萬亮, 時龍興
【申請人】東南大學