基于fpga時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路的制作方法
【專利摘要】基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，本發(fā)明涉及電源開關(guān)技術(shù)領(lǐng)域，其旨在解決現(xiàn)有技術(shù)存在諧波失真，電磁噪聲，其基準(zhǔn)掃描時(shí)鐘實(shí)現(xiàn)成本高，其電源輸出波形抖動(dòng)、畸變且額定工作頻率范圍受限制等技術(shù)問題。本發(fā)明主要包括第一掃描脈沖發(fā)生器；場(chǎng)效應(yīng)管及其寄生電容補(bǔ)償電路，第一掃描脈沖發(fā)生器控制場(chǎng)效應(yīng)管的工作狀態(tài)；第二掃描脈沖發(fā)生器；自適應(yīng)斬波電路，第二掃描脈沖發(fā)生器控制自適應(yīng)斬波電路的工作狀態(tài)；變壓器，其一次繞組連接電源和場(chǎng)效應(yīng)管且其二次繞組連接自適應(yīng)斬波電路。本發(fā)明用于改進(jìn)電源開關(guān)電路。
【專利說明】
基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及電源開關(guān)技術(shù)領(lǐng)域，具體涉及基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路。
【背景技術(shù)】
[0002]目前，一般地，采用隔離器來用于保護(hù)電源，現(xiàn)有技術(shù)采用電容電感濾波，雖然對(duì)隔離器產(chǎn)生的抖動(dòng)有所消除，但是引入電容電感的同時(shí)會(huì)引入EMI噪聲，如果頻率接近，會(huì)進(jìn)一步使得隔離器輸出發(fā)生一定的畸變，從而引入系統(tǒng)噪聲，這一抖動(dòng)主要是通過隔離器后波形尾部的畸變;對(duì)于還未通過隔離器時(shí)，由于寄生電容和非線性元件的使用，造成電源輸入端的波形頭部有諧波失真，通過隔離器后會(huì)進(jìn)一步放大，降低整個(gè)電源的輸出質(zhì)量;在高頻時(shí)鐘掃描情況下，使用光耦器件將嚴(yán)重限制檢測(cè)電路的額定工作頻率，隨之是其通用性。在FPGA實(shí)現(xiàn)的數(shù)字電路中都是采用一塊單獨(dú)的時(shí)鐘芯片提供數(shù)字電路工作必須的時(shí)鐘基準(zhǔn)，這不僅增加了電路的的復(fù)雜程度也增加了生產(chǎn)成本。

【發(fā)明內(nèi)容】

[0003]針對(duì)上述現(xiàn)有技術(shù)，本發(fā)明目的在于提供基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，其旨在解決現(xiàn)有技術(shù)存在諧波失真，電磁噪聲，其基準(zhǔn)掃描時(shí)鐘實(shí)現(xiàn)成本高，其電源輸出波形抖動(dòng)、畸變且額定工作頻率范圍受限制等技術(shù)問題。
[0004]為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案如下:
[0005]基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，包括第一電源，還包括第一掃描脈沖發(fā)生器；場(chǎng)效應(yīng)管及其寄生電容補(bǔ)償電路，場(chǎng)效應(yīng)管連接第一電源，第一掃描脈沖發(fā)生器控制場(chǎng)效應(yīng)管的工作狀態(tài);第二掃描脈沖發(fā)生器；自適應(yīng)斬波電路，第二掃描脈沖發(fā)生器控制自適應(yīng)斬波電路的工作狀態(tài)，自適應(yīng)斬波電路輸出端連接有施密特觸發(fā)器，施密特觸發(fā)器的輸出信號(hào)作為低噪電源;變壓器，其一次繞組連接第一電源和場(chǎng)效應(yīng)管且其二次繞組連接自適應(yīng)斬波電路。
[0006]上述方案中，所述的第二掃描脈沖發(fā)生器，包括基準(zhǔn)時(shí)鐘發(fā)生器、基于FPGA的時(shí)鐘單位計(jì)數(shù)器、基于FPGA的讀寫控制器;所述時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端;所述基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接;讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口；所述時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端;所述的基準(zhǔn)時(shí)鐘發(fā)生器輸出的脈沖信號(hào)頻率為80MHz，時(shí)鐘單位計(jì)時(shí)器包括最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器和0.1毫秒計(jì)數(shù)器;所述基準(zhǔn)時(shí)鐘發(fā)生器與最小時(shí)間計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接，最小時(shí)間計(jì)數(shù)器的進(jìn)位使能輸出端輸出周期為I微秒的脈沖信號(hào)。
[0007]上述方案中，所述的場(chǎng)效應(yīng)管及其寄生電容補(bǔ)償電路，場(chǎng)效應(yīng)管，其柵極連接第一掃描脈沖發(fā)生器的輸出端且源極通過第一電阻接地;第一二極管，其低電端連接場(chǎng)效應(yīng)管的漏極且高電端接地;第二電容，其一端連接場(chǎng)效應(yīng)管的漏極且另一端接地;第二二極管，其低電端連接場(chǎng)效應(yīng)管的源極且高電端接地;第一二極管、第二電容和第二二極管構(gòu)成寄生電容補(bǔ)償電路。
[0008]上述方案中，所述的自適應(yīng)斬波電路，包括第一三極管，其集電極連接變壓器的二次繞組;第二三極管，其集電極連接變壓器的二次繞組;第三三極管，其集電極連接第二三極管的發(fā)射極;第四三極管，其發(fā)射極連接第一三極管的發(fā)射極且集電極連接第三三極管的發(fā)射極;第三三極管的集電極和第四三極管的發(fā)射極連接至施密特觸發(fā)器UST的輸入端；第二電阻，其一端連接變壓器Tl的二次繞組且另一端連接第三三極管的發(fā)射極;第三電阻，其一端連接變壓器的二次繞組且另一端連接第三三極管的發(fā)射極;脈沖自適應(yīng)電路，連接第一三極管、第二三極管、第三三極管和第四三極管。
[0009]上述方案中，所述的脈沖自適應(yīng)電路，包括第二電源;第四電阻、第五電阻構(gòu)成第一分壓器;第五三極管，其基極連接第二掃描脈沖發(fā)生器、集電極連接第二電源且發(fā)射極連接第一分壓器;第六電阻、第七電阻構(gòu)成第二分壓器，第二分壓器串聯(lián)第一分壓器并接地；第一比較器，其輸入端連接第一分壓器和施密特觸發(fā)器的輸入端;第二比較器，其輸入端連接第二分壓器和施密特觸發(fā)器的輸入端;RS觸發(fā)器，其S端連接第一比較器的輸出端且R端連接第二比較器的輸出端;單穩(wěn)態(tài)觸發(fā)器，其輸入端連接RS觸發(fā)器的輸出端;第一分壓器連接第三三極管的發(fā)射極和第四三極管的集電極;單穩(wěn)態(tài)觸發(fā)器的高電輸出端Q連接第一三極管的基極和第二三極管的基極且其低電輸出端?Q連接第三三極管的基極和第四三極管的基極。
[0010]上述方案中，所述的脈沖自適應(yīng)電路，還包括反相器，第五三極管通過反相器連接第二掃描脈沖發(fā)生器。
[0011 ]上述方案中，所述的反相器，包括輸入端、輸出端、PMOS晶體管以及NMOS晶體管，其中，所述PMOS晶體管的源極連接電源，所述WOS晶體管的源極接地，所述WOS晶體管的柵極連接到所述輸入端，所述PMOS晶體管的漏極和所述匪OS晶體管的漏極均連接到所述輸出端;還包括升壓元件，所述升壓元件連接在所述輸入端和所述PMOS晶體管的柵極之間。
[0012]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果:提供性能可靠、可控制的時(shí)鐘;減小電源輸入端的諧波失真;提供了無電容電感的電源開關(guān)濾波，顯著降低了電源輸出端的噪聲，提供高可靠性和通用性;電源開關(guān)工作頻率范圍顯著擴(kuò)大。
【附圖說明】
[0013]圖1為本發(fā)明的具體電路圖；
[0014]圖2顯示的是第二掃描脈沖發(fā)生器的信號(hào)接口。
【具體實(shí)施方式】
[0015]本說明書中公開的所有特征，或公開的所有方法或過程中的步驟，除了互相排斥的特征和/或步驟以外，均可以以任何方式組合。
[0016]下面結(jié)合附圖對(duì)本發(fā)明做進(jìn)一步說明:
[0017]實(shí)施例1
[0018]所述的三極管Q4、三極管Q5、三極管Q6、三極管Q7作為自適應(yīng)脈沖開關(guān)，通過其中的自適應(yīng)電路完成脈沖尾部畸變斬波，其時(shí)間窗口由變壓器Tl輸出脈沖自身長(zhǎng)度決定;考慮到本發(fā)明高頻工作特性，所述三極管，包括殼體和半導(dǎo)體三極管管芯、發(fā)射極、基極和集電極，所述基極串接一個(gè)設(shè)于殼體內(nèi)的熱敏電阻芯片，該熱敏電阻貼粘在殼體的內(nèi)端，所述的殼體外端設(shè)置有由散熱面和散熱貼面組成的所述散熱片，所述散熱面錯(cuò)位疊置在散熱貼面上方，所述散熱面上安裝所述殼體，殼體通過螺釘與散熱面相連，所述的殼體與銅質(zhì)散熱面之間設(shè)有絕緣導(dǎo)熱硅膠墊片，所述的散熱貼面端面呈均勻分布的波浪狀;半導(dǎo)體芯片所產(chǎn)生的熱量經(jīng)絕緣導(dǎo)熱硅膠墊片傳入散熱面中，由散熱面散發(fā)熱量，由于散熱貼面的端面呈波浪狀，其實(shí)際面積比一般平面的面積要大許多，可進(jìn)一步的提供散熱，保證三極管功能的穩(wěn)定性，讓其作為開關(guān)穩(wěn)定性高。
[0019]實(shí)施例2
[0020]基于實(shí)施例1，所述的脈沖自適應(yīng)電路，包括第二電源VCC;第四電阻R9、第五電阻RlO構(gòu)成第一分壓器;第五三極管U2A，其基極連接第二掃描脈沖發(fā)生器、集電極連接第二電源VCC且發(fā)射極連接第一分壓器;第六電阻Rll、第七電阻R12構(gòu)成第二分壓器，第二分壓器串聯(lián)第一分壓器并接地;第一比較器U3，其輸入端連接第一分壓器和施密特觸發(fā)器UST的輸入端;第二比較器U4，其輸入端連接第二分壓器和施密特觸發(fā)器UST的輸入端;RS觸發(fā)器U8，其S端連接第一比較器U3的輸出端且R端連接第二比較器U4的輸出端；單穩(wěn)態(tài)觸發(fā)器U6，其輸入端連接RS觸發(fā)器U8的輸出端;第一分壓器連接第三三極管Q6的發(fā)射極和第四三極管Q7的集電極;單穩(wěn)態(tài)觸發(fā)器U6的高電輸出端Q連接第一三極管Q4的基極和第二三極管Q5的基極且其低電輸出端?Q連接第三三極管Q6的基極和第四三極管Q7的基極。
[0021]硬件出現(xiàn)未知的異變，技術(shù)的進(jìn)步只是選用標(biāo)準(zhǔn)的參考。但是出于改劣發(fā)明，或者成本考量，僅僅從實(shí)用性的技術(shù)方案選擇。
[0022]實(shí)施例3
[0023]所述的第二脈沖發(fā)生器，利用FPGA實(shí)現(xiàn)，結(jié)構(gòu)簡(jiǎn)單，只要包括基準(zhǔn)時(shí)鐘發(fā)生器、時(shí)鐘單位計(jì)數(shù)器、讀寫控制器便可實(shí)現(xiàn)計(jì)時(shí)、時(shí)間擦除、時(shí)間修改功能;所述時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端;所述基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接;讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口；所述時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端還作為時(shí)鐘脈沖輸出端。還對(duì)外提供基準(zhǔn)時(shí)鐘輸入端口 1、時(shí)鐘使能信號(hào)輸入端口2、工作指示信號(hào)端口7?；鶞?zhǔn)時(shí)鐘信號(hào)輸入端口 I便于所述時(shí)鐘基準(zhǔn)發(fā)生器的接入。時(shí)鐘使能信號(hào)輸入端口 2接收低有效的電平信號(hào)，當(dāng)其輸入信號(hào)為低電平時(shí)使能整個(gè)第二掃描脈沖發(fā)生器，否則第二掃描脈沖發(fā)生器不工作，其一般為配合讀寫信號(hào)來對(duì)時(shí)鐘單位計(jì)數(shù)器進(jìn)行操作。工作指示信號(hào)端口 7可以和LED連接，提供第二掃描脈沖發(fā)生器的工作指示。對(duì)于某些外部設(shè)備需要提供脈沖中斷信號(hào)，這里提供一個(gè)脈沖中斷信號(hào)輸出端8，脈沖中斷信號(hào)輸出端8可以根據(jù)需要方便設(shè)計(jì)為與納秒、微秒、毫秒等各種時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端連接，輸出秒、分或時(shí)等時(shí)間脈沖中斷信號(hào)。同時(shí)，脈沖中斷信號(hào)輸出端還可以作為時(shí)鐘脈沖輸出端，輸出周期為I微秒、10微秒等時(shí)鐘脈沖信號(hào)。
[0024]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何屬于本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，包括第一電源VDD，其特征在于，還包括 第一掃描脈沖發(fā)生器； 場(chǎng)效應(yīng)管Q3及其寄生電容補(bǔ)償電路，場(chǎng)效應(yīng)管Q3連接第一電源VDD，第一掃描脈沖發(fā)生器控制場(chǎng)效應(yīng)管Q3的工作狀態(tài)； 第二掃描脈沖發(fā)生器，包括基準(zhǔn)時(shí)鐘發(fā)生器、基于FPGA的時(shí)鐘單位計(jì)數(shù)器、基于FPGA的讀寫控制器;時(shí)鐘單位計(jì)數(shù)器上具有計(jì)數(shù)脈沖輸入端與進(jìn)位使能輸出端;基準(zhǔn)時(shí)鐘發(fā)生器與時(shí)鐘單位計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接;讀寫控制器為時(shí)鐘單位計(jì)數(shù)器的讀寫接口 ；時(shí)鐘單位計(jì)數(shù)器的進(jìn)位使能輸出端作為時(shí)鐘脈沖輸出端； 自適應(yīng)斬波電路，第二掃描脈沖發(fā)生器控制自適應(yīng)斬波電路的工作狀態(tài)，自適應(yīng)斬波電路輸出端連接有施密特觸發(fā)器UST，施密特觸發(fā)器UST的輸出信號(hào)作為低噪電源VSOR; 變壓器TI，其一次繞組連接第一電源VDD和場(chǎng)效應(yīng)管Q3且其二次繞組連接自適應(yīng)斬波電路。2.根據(jù)權(quán)利要求1所述的基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，其特征在于，所述的場(chǎng)效應(yīng)管Q3及其寄生電容補(bǔ)償電路， 場(chǎng)效應(yīng)管Q3，其柵極連接第一掃描脈沖發(fā)生器的輸出端且源極通過第一電阻R4接地； 第一二極管Dl，其低電端連接場(chǎng)效應(yīng)管Q3的漏極且高電端接地； 第二電容C2，其一端連接場(chǎng)效應(yīng)管Q3的漏極且另一端接地； 第二二極管D2，其低電端連接場(chǎng)效應(yīng)管Q3的源極且高電端接地； 第一二極管D1、第二電容C2和第二二極管D2構(gòu)成寄生電容補(bǔ)償電路。3.根據(jù)權(quán)利要求1所述的基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，其特征在于，所述的自適應(yīng)斬波電路，包括 第一三極管Q4，其集電極連接變壓器TI的二次繞組； 第二三極管Q5，其集電極連接變壓器TI的二次繞組； 第三三極管Q6，其集電極連接第二三極管Q5的發(fā)射極； 第四三極管Q7，其發(fā)射極連接第一三極管Q4的發(fā)射極且集電極連接第三三極管Q6的發(fā)射極； 第三三極管Q6的集電極和第四三極管Q7的發(fā)射極連接至施密特觸發(fā)器UST的輸入端； 第二電阻R7，其一端連接變壓器Tl的二次繞組且另一端連接第三三極管Q6的發(fā)射極； 第三電阻R8，其一端連接變壓器Tl的二次繞組且另一端連接第三三極管Q6的發(fā)射極； 脈沖自適應(yīng)電路，連接第一三極管Q4、第二三極管Q5、第三三極管Q6和第四三極管Q7。4.根據(jù)權(quán)利要求3所述的基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，其特征在于，所述的脈沖自適應(yīng)電路，包括第二電源VCC ； 第四電阻R9、第五電阻RlO構(gòu)成第一分壓器； 第五三極管U2A，其基極連接第二掃描脈沖發(fā)生器、集電極連接第二電源VCC且發(fā)射極連接第一分壓器； 第六電阻R11、第七電阻R12構(gòu)成第二分壓器，第二分壓器串聯(lián)第一分壓器并接地； 第一比較器U3，其輸入端連接第一分壓器和施密特觸發(fā)器UST的輸入端； 第二比較器U4，其輸入端連接第二分壓器和施密特觸發(fā)器UST的輸入端； RS觸發(fā)器U8，其S端連接第一比較器U3的輸出端且R端連接第二比較器U4的輸出端； 單穩(wěn)態(tài)觸發(fā)器U6，其輸入端連接RS觸發(fā)器U8的輸出端； 第一分壓器連接第三三極管Q6的發(fā)射極和第四三極管Q7的集電極； 單穩(wěn)態(tài)觸發(fā)器U6的高電輸出端Q連接第一三極管Q4的基極和第二三極管Q5的基極且其低電輸出端?Q連接第三三極管Q6的基極和第四三極管Q7的基極。5.根據(jù)權(quán)利要求1所述的基于FPGA時(shí)鐘的電源信號(hào)轉(zhuǎn)換電路，其特征在于，所述的基準(zhǔn)時(shí)鐘發(fā)生器輸出的脈沖信號(hào)頻率為80MHz，時(shí)鐘單位計(jì)時(shí)器包括最小時(shí)間計(jì)數(shù)器、微秒計(jì)數(shù)器、10微秒計(jì)數(shù)器和0.1毫秒計(jì)數(shù)器;所述基準(zhǔn)時(shí)鐘發(fā)生器與最小時(shí)間計(jì)數(shù)器的計(jì)數(shù)脈沖輸入端連接，最小時(shí)間計(jì)數(shù)器的進(jìn)位使能輸出端輸出周期為I微秒的脈沖信號(hào)。
【文檔編號(hào)】H03K5/135GK106026995SQ201610380438
【公開日】2016年10月12日
【申請(qǐng)日】2016年5月31日
【發(fā)明人】張凱勝, 劉華, 吳小莉
【申請(qǐng)人】成都眾孚理想科技有限公司