一種帶延遲檢測的低功耗寄存器單元電路的制作方法
【專利摘要】本發(fā)明屬于電子電路技術(shù)領(lǐng)域，具體的說涉及一種帶延遲檢測的低功耗寄存器單元電路。本發(fā)明主要為基于錯誤傳播的Razor電路設(shè)計提供了具有數(shù)據(jù)轉(zhuǎn)存功能的寄存器單元電路，該電路能完成數(shù)據(jù)存儲，在數(shù)據(jù)指定窗口跳變的檢測和數(shù)據(jù)轉(zhuǎn)存的功能，數(shù)據(jù)從輸入D到輸出端口Q與數(shù)據(jù)從QS經(jīng)過三態(tài)門到輸出端口Q的延遲一致性非常好。本發(fā)明的有益效果為，相對于傳統(tǒng)的基于觸發(fā)器電路，本發(fā)明的寄存器單元電路與基于錯誤傳播的Razor糾錯電路相配合，可以在保持電路工作頻率不變的情況下，降低供電電壓，使電路正常工作。由于數(shù)字集成電路的功耗與供電電壓成正比，供電電壓下降就可以降低電路的功耗，對一般的數(shù)字集成電路供電電壓可以下降10％以上，功耗降低15％以上。
【專利說明】
一種帶延遲檢測的低功耗寄存器單元電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于電子電路技術(shù)領(lǐng)域，具體的說涉及一種用于RazoH時間預(yù)測執(zhí)行)電路的低功耗寄存器單元電路。
【背景技術(shù)】
[0002]在今天，手機(jī)等移動電子產(chǎn)品已經(jīng)成為了每個人必不可少的消費品，新的技術(shù)不斷添加到這些移動電子產(chǎn)品上。新的技術(shù)的加入就意味著不斷增加的功耗，然而受到電池技術(shù)的制約，為了使得這些移動電子產(chǎn)品能夠有更長的續(xù)航時間，當(dāng)今手機(jī)等移動電子產(chǎn)品不得不采用低功耗的電路技術(shù)。在這些產(chǎn)品上CPU、GPU等運(yùn)算單元占據(jù)了大部分能量消耗。Razor電路技術(shù)是一種用于降低這些數(shù)字集成電路功耗的電路技術(shù)。它能在幾乎不影響電路性能的情況下降低數(shù)字集成電路的功耗，這使得它成為了一個非常有潛力的電路技術(shù)。
[0003]如圖1，在傳統(tǒng)的流水線電路設(shè)計中，采用觸發(fā)器存儲組合邏輯的輸出數(shù)據(jù)。而Razor電路通過將觸發(fā)器替換為Razor flip-flop(時間預(yù)測執(zhí)行觸發(fā)器)簡記為Rff，如圖2所示。Rff除了存儲組合邏輯的輸出，同時還具有檢測數(shù)據(jù)延遲到來的能力，也就是檢測Rff的數(shù)據(jù)數(shù)據(jù)輸入端是否在延遲檢測窗口(在時鐘上升沿后的一段時間)內(nèi)翻轉(zhuǎn)的能力。
[0004]如圖3，在正常的情況下流水級A在T周期的上升沿發(fā)射新數(shù)據(jù)，經(jīng)過組合邏輯，數(shù)據(jù)會在T+1周期的上升沿之前穩(wěn)定下來，然后流水級B的RfT會在T+1周期的上升沿采樣組合邏輯的輸出，將組合邏輯的輸出存儲到Rff里面，同時輸出給下一級流水線。
[0005]通過在保持電路工作頻率不變的情況下，當(dāng)把電路的供電電壓降低之后，電路的延時會增加。對于有的指令由于執(zhí)行速度很快，延時增加的不多，那么還是會在下一個周期的上升沿之前穩(wěn)定下來，Rff能正常采樣信號。但是對于有的指令由于在正常供電的情況下其延遲就已經(jīng)接近一個周期，在降低供電電壓之后其延遲將會增大，可能造成其運(yùn)行周期超過一個周期。如圖3，流水級A在周期T+1上升沿發(fā)射一個數(shù)據(jù)，經(jīng)過組合邏輯，要超過T+2周期的上升沿才能穩(wěn)定下來。如果采用普通的觸發(fā)器在T+2周期的上升沿去采樣這個數(shù)據(jù)，那么采樣到的將是不穩(wěn)定的數(shù)據(jù)，前面說過組合邏輯的輸出超過T+2周期的上升沿才能穩(wěn)定下來。所以就需要使用Rff去采樣這個數(shù)據(jù)，Rff—般具有存儲延遲到來的數(shù)據(jù)和檢測并報告有數(shù)據(jù)延遲到來的功能。這個數(shù)據(jù)的延遲到來將會影響下一級流水線的正常的執(zhí)行，具體地說就是這個延遲出來的結(jié)果將會占用后級流水線的執(zhí)行時間，所以當(dāng)出現(xiàn)數(shù)據(jù)延遲到來的時候需要作特殊的處理，也就是Razor技術(shù)的延遲錯誤糾正技術(shù)。

【發(fā)明內(nèi)容】

[0006]本發(fā)明所要解決的，就是針對上述問題，提出一種寄存器單元電路，這個寄存器單元電路用于基于錯誤傳播的Razor電路中。
[0007]為實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
[0008]一種寄存器單元電路，該電路由第一反相器INVl、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第^^一反相器INVll、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第一傳輸門TRANl、第二傳輸門TRAN2、第一三態(tài)門TINVl、第二三態(tài)門TINV3、第一匪OS管MNl、第二WOS管麗2、第三匪OS管麗3、第四匪OS管麗4、第五匪OS管MN5、第六匪OS管MN6、第七NMOS管麗7、第八匪OS管麗8、第九匪OS管麗9、第十NMOS管麗1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5構(gòu)成;其中，
[0009]第一反相器INVl輸入端接第一外部時鐘信號clkm，其輸出端分別接第二反相器INV2的輸入端、第二傳輸門TRAN2的低電平使能端和第二 NMOS管MN2的柵極；
[0010]第二反相器INV2的輸出端分別接第二傳輸門TRAN2的高電平使能端、第二PMOS管MP2的柵極；
[0011]第三反相器INV3的輸入端接第二外部時鐘信號elks，其輸出端分別接第四反相器INV4的輸入端、第一傳輸門TRANl的低電平使能端、第一三態(tài)反相器TINVl的高電平使能端；
[0012]第四反相器INV4的輸出端分別接第一傳輸門TRANl的高電平使能端、第一三態(tài)反相器TINVl的低電平使能端；
[0013]第五反相器INV5的輸入端接第三外部時鐘信號restore，其輸出端分別接第六反相器INV2的輸入端、第二三態(tài)反相器TINV2的低電平使能端、第三NMOS管MN3的柵極；
[0014]第六反相器INV6的輸出端分別接第二三態(tài)反相器TINV2的高電平使能端、第一PMOS管MPI的柵極；
[0015]第七反相器INV7的輸入端接外部數(shù)據(jù)輸入端D，其輸出端分別接第一傳輸門TRANl的輸入端、第二傳輸門的TRANl輸入端；
[0016]第一傳輸門TRANl的輸出端接第八反相器INV8的輸入端；
[0017]第八反相器INV8的輸出端接第一三態(tài)反相器TINVl的輸入端和第二三態(tài)反相器TINV2的輸入端;第一三態(tài)反相器TINVl的輸出端接八反相器INV8的輸入端；
[0018]第二傳輸門TRAN2的輸出端分別接第九反相器INV9的輸入端、第十反相器INVlO的輸入端、第三PMOS管MP3的源極、第一 NMOS管MNl的漏極；
[0019]第九反相器INV9的輸出端為第一數(shù)據(jù)輸出端Q;
[0020]第十反相器INVlO的輸出端接第一 NMOS管麗I的柵極和第三PMOS管MP3的柵極；
[0021]第一 PMOS管MPl的漏極接電源，其源極接第二 PMOS管MP2的漏極;第二 PMOS管MP2的源極接第三PMOS管MP3的漏極；
[0022]第一匪OS管MNl的源極接第二匪OS管MN2的漏極；第二匪OS管MN2的源極接第三NMOS管MN3的漏極，第三NMOS管MN3的源極接地；
[0023]第十一反相器INVll的輸入端接外部數(shù)據(jù)輸入端D，其輸出端接第十二反相器INVl 2的輸入端和第四NMOS管MN4的柵極；
[0024]第十二反相器INV12的輸出端接第十三反相器INV13的輸入端；
[0025]第十三反相器INV13的輸出端接第十四反相器INV14的輸入端和第七NMOS管MN7的柵極；
[0026]第十四反相器INV14的輸出端接第五NMOS管麗5的柵極；
[0027]第四PMOS管MP4的柵極接外部信號輸入端erstn，其漏極接電源，其源極分別接第四匪OS管MN4的漏極、第六匪OS管MN6的漏極、第十五反相器INV15的輸入端、第十六反相器INVl 6的輸入端、第五PMOS管MP5的柵極、第九NMOS管MN9的柵極；
[0028]第四NMOS管MN4的源極接第五NMOS管MN5的漏極，第五NMOS管的源極接第八NMOS管MN8的漏極和第七NMOS管MN7的源極；
[0029]第六NMOS管MN6的柵極接外部數(shù)據(jù)輸入端D，其源極接第七匪OS管MN7的漏極;第八NMOS管MN8的源極接地；
[0030]第十五反相器INV15的輸出端為第二數(shù)據(jù)輸出端QE;
[0031]第十六反相器INV16的輸出端接第五PMOS管MP5的源極和第九匪OS管麗9的漏極；第五PMOS管MP5的漏極接電源；第九匪OS管的源極接第十匪OS管麗10的漏極；第十匪OS管MNlO的柵極接外部信號輸入端erstn，其源極接地。
[0032]本發(fā)明的有益效果為，相對于傳統(tǒng)的基于觸發(fā)器電路，本發(fā)明的寄存器單元電路與基于錯誤傳播的Razor糾錯電路相配合，可以在保持電路工作頻率不變的情況下，降低供電電壓，使電路依然正常工作。由于數(shù)字集成電路的功耗與供電電壓成正比，供電電壓下降就可以降低電路的功耗，對于一般的數(shù)字集成電路供電電壓可以下降10%以上，功耗可以降低15%以上。
【附圖說明】
[0033]圖1為常規(guī)的流水水線結(jié)構(gòu)圖；
[0034]圖2為Razor電路流水線結(jié)構(gòu)圖；
[0035]圖3為Razor電路流水線時序?qū)嵗龍D；
[0036]圖4為本發(fā)明的寄存器單元電路的邏輯結(jié)構(gòu)示意圖；
[0037]圖5為本發(fā)明的寄存器單元電路的功能時序圖。
【具體實施方式】
[0038]下面結(jié)合附圖和實施例，詳細(xì)描述本發(fā)明的技術(shù)方案:
[0039]本發(fā)明為基于錯誤傳播的Razor電路設(shè)計提供了具有數(shù)據(jù)轉(zhuǎn)存功能的低功耗的Rff單元電路。這個是為基于錯誤傳播的Razor電路設(shè)計的Rff。這個Rff能完成數(shù)據(jù)存儲，在數(shù)據(jù)指定窗口跳變的檢測和數(shù)據(jù)轉(zhuǎn)存的功能。這個Rff的面積小，數(shù)據(jù)從輸入D經(jīng)過Mainlatch到輸出端口 Q與數(shù)據(jù)從QS經(jīng)過三態(tài)門到輸出端口 Q的延遲一致性非常好。
[0040]本發(fā)明的結(jié)構(gòu)如圖4所示，該電路由第一反相器INVl、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第^^一反相器INVll、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第一傳輸門TRANl、第二傳輸門TRAN2、第一三態(tài)門TINVl、第二三態(tài)門TINV3、第一匪OS管MNl、第二WOS管麗2、第三匪OS管麗3、第四匪OS管麗4、第五匪OS管MN5、第六匪OS管MN6、第七NMOS管麗7、第八匪OS管麗8、第九匪OS管麗9、第十NMOS管麗1、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5構(gòu)成;其中，
[0041 ]第一反相器INVl輸入端接第一外部時鐘信號clkm，其輸出端分別接第二反相器INV2的輸入端、第二傳輸門TRAN2的低電平使能端和第二 NMOS管MN2的柵極；
[0042]第二反相器INV2的輸出端分別接第二傳輸門TRAN2的高電平使能端、第二PMOS管MP2的柵極；
[0043]第三反相器INV3的輸入端接第二外部時鐘信號elks，其輸出端分別接第四反相器INV4的輸入端、第一傳輸門TRANl的低電平使能端、第一三態(tài)反相器TINVl的高電平使能端；
[0044]第四反相器INV4的輸出端分別接第一傳輸門TRANl的高電平使能端、第一三態(tài)反相器TINVl的低電平使能端；
[0045]第五反相器INV5的輸入端接第三外部時鐘信號restore，其輸出端分別接第六反相器INV2的輸入端、第二三態(tài)反相器TINV2的低電平使能端、第三NMOS管MN3的柵極；
[0046]第六反相器INV6的輸出端分別接第二三態(tài)反相器TINV2的高電平使能端、第一PMOS管MPI的柵極；
[0047]第七反相器INV7的輸入端接外部數(shù)據(jù)輸入端D，其輸出端分別接第一傳輸門TRANl的輸入端、第二傳輸門的TRANl輸入端；
[0048]第一傳輸門TRANl的輸出端接第八反相器INV8的輸入端；
[0049]第八反相器INV8的輸出端接第一三態(tài)反相器TINVl的輸入端和第二三態(tài)反相器TINV2的輸入端;第一三態(tài)反相器TINVl的輸出端接八反相器INV8的輸入端；
[0050]第二傳輸門TRAN2的輸出端分別接第九反相器INV9的輸入端、第十反相器INVlO的輸入端、第三PMOS管MP3的源極、第一 NMOS管MNl的漏極；
[0051 ]第九反相器INV9的輸出端為第一數(shù)據(jù)輸出端Q;
[0052]第十反相器INVlO的輸出端接第一 NMOS管麗I的柵極和第三PMOS管MP3的柵極；
[0053]第一 PMOS管MPl的漏極接電源，其源極接第二 PMOS管MP2的漏極;第二 PMOS管MP2的源極接第三PMOS管MP3的漏極；
[0054]第一匪OS管MNl的源極接第二匪OS管MN2的漏極；第二匪OS管MN2的源極接第三NMOS管MN3的漏極，第三NMOS管MN3的源極接地；
[0055]第十一反相器INVll的輸入端接外部數(shù)據(jù)輸入端D，其輸出端接第十二反相器INVl 2的輸入端和第四NMOS管MN4的柵極；
[0056]第十二反相器INV12的輸出端接第十三反相器INV13的輸入端；
[0057]第十三反相器INV13的輸出端接第十四反相器INV14的輸入端和第七NMOS管MN7的柵極；
[0058]第十四反相器INV14的輸出端接第五NMOS管麗5的柵極；
[0059]第四PMOS管MP4的柵極接外部信號輸入端erstn，其漏極接電源，其源極分別接第四匪OS管MN4的漏極、第六匪OS管MN6的漏極、第十五反相器INV15的輸入端、第十六反相器INVl 6的輸入端、第五PMOS管MP5的柵極、第九NMOS管MN9的柵極；
[0060]第四NMOS管MN4的源極接第五NMOS管MN5的漏極，第五NMOS管的源極接第八NMOS管MN8的漏極和第七NMOS管MN7的源極；
[0061 ]第六NMOS管MN6的柵極接外部數(shù)據(jù)輸入端D，其源極接第七匪OS管MN7的漏極;第八NMOS管MN8的源極接地；
[0062]第十五反相器INV15的輸出端為第二數(shù)據(jù)輸出端QE;
[0063]第十六反相器INV16的輸出端接第五PMOS管MP5的源極和第九匪OS管麗9的漏極；第五PMOS管MP5的漏極接電源；第九匪OS管的源極接第十匪OS管麗10的漏極；第十匪OS管MNlO的柵極接外部信號輸入端erstn，其源極接地。
[0064]本發(fā)明的工作原理為:
[0065]本發(fā)明的寄存器單元電路實現(xiàn)的功能為:首先是存儲數(shù)據(jù)，正常的時候數(shù)據(jù)在時鐘clkm的高電平期間，將輸入端D的數(shù)據(jù)存入主鎖存。然后是在clkm為高電平期間對輸入數(shù)據(jù)是否翻轉(zhuǎn)進(jìn)行檢測的功能。以及數(shù)據(jù)轉(zhuǎn)存功能，數(shù)據(jù)轉(zhuǎn)存是指:來自輸入端口D的數(shù)據(jù)先存入到影子鎖存器里面，然后再轉(zhuǎn)存到主鎖存器里面。
[0066]數(shù)據(jù)跳變檢測工作的的原理是:數(shù)據(jù)跳變檢測中INV16、MP5、MN9、麗10組成了一個鎖存器。INVl 1、INV12、INV13、INV14對數(shù)據(jù)輸入端D進(jìn)行分相緩沖。首先給erstn—個低電平脈沖將QE置為低，在clkmb為高電平期間，如果出現(xiàn)數(shù)據(jù)翻轉(zhuǎn)，那么會出現(xiàn)D和dan2短時間的同時為高電平或者dnl和db2短時間的同時為高電平，就可以將QE設(shè)置為高電平。QE為高電平就表示在clkmb為高電平期間出現(xiàn)了數(shù)據(jù)翻轉(zhuǎn)，由于clkmb是clkm的緩沖，就可以認(rèn)為QE為高電平就表示在clkm為高電平期間出現(xiàn)了數(shù)據(jù)翻轉(zhuǎn)。
[0067]如圖4和5所示，在正常情況下，例如在T+1周期的上升沿，instrl的結(jié)果數(shù)據(jù)在T+1周期的上升沿之前就已經(jīng)穩(wěn)定下來了，直接在clkm的高電平區(qū)間存入主鎖存器，直接輸出到Q。其他的信號都是不動作的，即輸入信號elks保持為低電平，restore保持為低電平，erstn保持為高電平，輸出信號QS保持不變，QE保持為低電平。
[0068]當(dāng)出現(xiàn)延遲錯誤的時候，例如在T+2周期的clkm為高電平期間，instr2的結(jié)果數(shù)據(jù)晚來了，出現(xiàn)的效果就是在clkm為高電平期間數(shù)據(jù)輸入端D出現(xiàn)了數(shù)據(jù)翻轉(zhuǎn)，這個時候Rff里面的數(shù)據(jù)跳變檢測器將會檢測到這個數(shù)據(jù)的延遲到來，將QE置為高以表示檢測到了數(shù)據(jù)的延遲到來。出現(xiàn)數(shù)據(jù)的延遲到來這種情況外部控制電路將會改變控制邏輯，也就是Razor技術(shù)的延遲錯誤糾正過程將會啟動。
[0069]基于錯誤傳播的Razor電路的糾正方法為:如圖4和5所示，當(dāng)檢測到延遲錯誤的時候，即QE為高的時候，檢測到數(shù)據(jù)延遲到來的流水級，clkm將會停止兩個周期(即這里的T+
3、T+4周期)，在T+3周期elks激活一個周期，在elks為高的期間將數(shù)據(jù)存儲到影子寄存器里面，同時erstn激活一周期產(chǎn)生一個短時間低電平用于將數(shù)據(jù)跳變檢測器復(fù)位使得QE輸出恢復(fù)為0，在T+4周期restore激活一周期將數(shù)據(jù)從影子鎖存器轉(zhuǎn)存到主鎖存器里面，即由QS轉(zhuǎn)存到Q。
[0070]通過將clkm停止兩個周期使得延遲到來的結(jié)果能持續(xù)一個周期以上，也即這里的instr2的結(jié)果數(shù)據(jù)在輸出端Q持續(xù)了一個多周期。這樣就使得利用Q作為輸入的下一級流水線能夠有至少一個周期的時間進(jìn)行instr2的運(yùn)算。若clkm不停止那么T+3周期的上升沿輸出端Q將會跟新為instr3的輸出，instr2的結(jié)果數(shù)據(jù)又是在T+3周期的上升沿之后才出來的，那么將會導(dǎo)致后級流水線只有不到一個周期的時間來執(zhí)行instr2的運(yùn)算，可能會導(dǎo)致執(zhí)行錯誤。由于在T+3周期的上升沿，clkm停止的時候，上級組合邏輯依然有新的輸出instrf的結(jié)果數(shù)據(jù)，如果不存儲這個輸出結(jié)果將會導(dǎo)致這個結(jié)果的丟失，所以在T+3周期激活elks—周期將instr3的結(jié)果數(shù)據(jù)存儲到影子鎖存器里面。然后在T+4周期通過激活一周期restore信號將數(shù)據(jù)從影子鎖存器轉(zhuǎn)存到主鎖存器里面，然后恢復(fù)正常執(zhí)行。其他的流水級將會執(zhí)行相應(yīng)的延遲錯誤糾正動作，使得流水線的執(zhí)行恢復(fù)到正常的執(zhí)行。
【主權(quán)項】
1.一種帶延遲檢測的低功耗寄存器單元電路，該電路由第一反相器INV1、第二反相器INV2、第三反相器INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INVlO、第^^一反相器INVl 1、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14、第十五反相器INV15、第十六反相器INV16、第一傳輸門TRAN1、第二傳輸門TRAN2、第一三態(tài)門TINV1、第二三態(tài)門TINV3、第一WOS管麗1、第二匪OS管麗2、第三匪OS管麗3、第四NMOS管麗4、第五匪OS管MN5、第六NMOS管麗6、第七NMOS管MN7、第八匪OS管麗8、第九匪OS管麗9、第十NMOS管MNlO、第一 PMOS管MP1、第二 PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5構(gòu)成;其中， 第一反相器INVl輸入端接第一外部時鐘信號clkm，其輸出端分別接第二反相器INV2的輸入端、第二傳輸門TRAN2的低電平使能端和第二 NMOS管MN2的柵極； 第二反相器INV2的輸出端分別接第二傳輸門TRAN2的高電平使能端、第二 PMOS管MP2的柵極； 第三反相器INV3的輸入端接第二外部時鐘信號elks，其輸出端分別接第四反相器INV4的輸入端、第一傳輸門TRANl的低電平使能端、第一三態(tài)反相器TINVl的高電平使能端； 第四反相器INV4的輸出端分別接第一傳輸門TRANl的高電平使能端、第一三態(tài)反相器TINVl的低電平使能端； 第五反相器INV5的輸入端接第三外部時鐘信號res tore，其輸出端分別接第六反相器INV2的輸入端、第二三態(tài)反相器TINV2的低電平使能端、第三NMOS管MN3的柵極； 第六反相器INV6的輸出端分別接第二三態(tài)反相器TINV2的高電平使能端、第一 PMOS管MPl的柵極； 第七反相器INV7的輸入端接外部數(shù)據(jù)輸入端D，其輸出端分別接第一傳輸門TRANl的輸入端、第二傳輸門的TRANl輸入端； 第一傳輸門TRANl的輸出端接第八反相器INV8的輸入端； 第八反相器INV8的輸出端接第一三態(tài)反相器TINVl的輸入端和第二三態(tài)反相器TINV2的輸入端;第一三態(tài)反相器TINVl的輸出端接八反相器INV8的輸入端； 第二傳輸門TRAN2的輸出端分別接第九反相器INV9的輸入端、第十反相器INVlO的輸入端、第三PMOS管MP3的源極、第一 NMOS管MNl的漏極； 第九反相器INV9的輸出端為第一數(shù)據(jù)輸出端Q; 第十反相器INVlO的輸出端接第一 NMOS管麗I的柵極和第三PMOS管MP3的柵極； 第一 PMOS管MPl的漏極接電源，其源極接第二 PMOS管MP2的漏極;第二 PMOS管MP2的源極接第三PMOS管MP3的漏極； 第一匪OS管麗I的源極接第二匪OS管麗2的漏極；第二匪OS管麗2的源極接第三WOS管MN3的漏極，第三NMOS管MN3的源極接地； 第i^一反相器INVll的輸入端接外部數(shù)據(jù)輸入端D，其輸出端接第十二反相器INV12的輸入端和第四NMOS管MN4的柵極； 第十二反相器INV12的輸出端接第十三反相器INV13的輸入端； 第十三反相器INV13的輸出端接第十四反相器INV14的輸入端和第七匪OS管麗7的柵極； 第十四反相器INV14的輸出端接第五NMOS管MN5的柵極； 第四PMOS管MP4的柵極接外部信號輸入端erstn，其漏極接電源，其源極分別接第四匪OS管MN4的漏極、第六匪OS管MN6的漏極、第十五反相器INV15的輸入端、第十六反相器INVl 6的輸入端、第五PMOS管MP5的柵極、第九NMOS管MN9的柵極； 第四匪OS管麗4的源極接第五匪OS管麗5的漏極，第五匪OS管的源極接第八匪OS管麗8的漏極和第七NMOS管MN7的源極； 第六NMOS管MN6的柵極接外部數(shù)據(jù)輸入端D，其源極接第七NMOS管MN7的漏極;第八NMOS管MN8的源極接地； 第十五反相器INV15的輸出端為第二數(shù)據(jù)輸出端QE; 第十六反相器INV16的輸出端接第五PMOS管MP5的源極和第九匪OS管麗9的漏極；第五PMOS管MP5的漏極接電源;第九NMOS管的源極接第十NMOS管MNlO的漏極;第十NMOS管MNlO的柵極接外部信號輸入端erstn，其源極接地。
【文檔編號】H03K19/003GK106027024SQ201610321765
【公開日】2016年10月12日
【申請日】2016年5月16日
【發(fā)明人】賀雅娟, 艾國潤, 史興榮, 劉俐宏, 甄少偉, 羅萍, 張波
【申請人】電子科技大學(xué)