一種高速低失調(diào)電壓比較器電路的制作方法
【專利摘要】本發(fā)明公開了一種高速低失調(diào)電壓比較器電路，其包括：三級前置的低增益高帶寬預(yù)放大器電路和一級高速鎖存電路，其中，鎖存電路采用兩對交叉耦合的正反饋結(jié)構(gòu)，所以可以快速得到比較結(jié)果；前置預(yù)放大器電路的作用是將微弱的信號放大，一方面可以減小鎖存器的傳輸延時，另一方面可以降低鎖存器的等效輸入失調(diào)電壓。
【專利說明】
一種高速低失調(diào)電壓比較器電路
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種電壓比較器電路，具體涉及一種高速低失調(diào)電壓比較器電路，屬于微電子技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002]比較器是一種將輸入信號與參考信號作比較然后產(chǎn)生邏輯輸出電平的模塊，其廣泛的應(yīng)用于模擬信號到數(shù)字信號的轉(zhuǎn)換中，并且是混合信號電路設(shè)計中的一個關(guān)鍵模塊。
[0003]在模擬信號到數(shù)字信號的轉(zhuǎn)換中，比較器的速度是整體轉(zhuǎn)換速度的一個限制因素。
[0004]比較器另一個極為重要的指標(biāo)是失調(diào)電壓，它描述了比較器可以做出正確判決的最小輸入信號。對于流水線ADC而言，比較器的失調(diào)至少要小于數(shù)字校正范圍。對于單級位數(shù)較多的流水線ADC而言，其失調(diào)電壓需要非常小。
[0005]鑒于以上原因，設(shè)計一種高速低失調(diào)電壓比較器電路就成了需求。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種高速、低失調(diào)電壓比較器電路。
[0007]為了實(shí)現(xiàn)上述目標(biāo)，本發(fā)明采用如下的技術(shù)方案:
[0008]一種高速低失調(diào)電壓比較器電路，其特征在于，包括:三級前置的低增益高帶寬預(yù)放大器電路和一級高速鎖存電路，其中，
[0009]前述高速鎖存電路由匪OS管MLl、NMOS管ML2、NMOS管ML3、NMOS管ML4、NMOS管ML5、NMOS 管 ML6、PMOS 管 ML7、PMOS 管 ML8、PMOS 管 ML9 和電容Cl、電容C2組成；
[0010]前述高速鎖存電路的連接過程為:NMOS管MLl的柵極接時鐘控制信號CLK_SAMPLE，NMOS管MLI和NMOS管ML2的源極和襯底接地，NMOS管ML2的柵極接偏置電壓VBI AS，NMOS管MLI和匪OS管ML2的漏極相連;匪OS管ML3和匪OS管ML4的源極相連并相連匪OS管MLl和匪OS管ML2的漏極，匪OS管ML3和匪OS管ML4的襯底接地，匪OS管ML3的柵極與匪OS管ML5的漏極相連，NMOS管ML4的柵極與NMOS管ML6的漏極相連，NMOS管ML3的漏極與高速鎖存電路的輸出端0UTL_P相連，NMOS管ML4的漏極與高速鎖存電路的輸出端0UTL_N相連;電容Cl的一端與高速鎖存電路的輸出端0UTL_N相連、另一端與NMOS管ML3柵極相連，電容C2的一端與高速鎖存電路的輸出端0UTL_P相連、另一端與匪OS管ML4的柵極相連;PMOS管ML7的柵極與控制信號CLK_SAMPLE相連，PMOS管ML7的源極和漏極分別和高速鎖存電路的輸出端0UTL_r#P0UTL_P相連;PMOS管ML8和PMOS管ML9的源極和襯底均與電源VDD相連，PMOS管ML8的柵極以及PMOS管ML9的漏極和高速鎖存電路的輸出端0UTL_N相連，PMOS管ML9的柵極以及PMOS管ML8的漏極和高速鎖存電路的輸出端0UTL_P相連;匪OS管ML5和匪OS管ML6的柵極與控制信號CLK_HOLD相連，匪OS管ML5和匪OS管ML6的襯底均接地，匪OS管ML5的源極與輸入端IN_P相連，WOS管ML5管的漏極與ML3的柵極相連，匪OS管ML6的源極接輸入信號IN_N相連，匪OS管ML6的漏極與NMOS管ML4的柵端相連。
[0011]前述的高速低失調(diào)電壓比較器電路，其特征在于，還包括:NMOS管Ml和NMOS管M2，
[0012]二者的連接過程為:匪OS管Ml的源極與比較器電路的輸入端VIN_N相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_N2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地;匪OS管M2的源極與比較器電路的輸入端VIN_P相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_P2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地。
[0013]前述的高速低失調(diào)電壓比較器電路，其特征在于，還包括:由兩個傳輸門和一個采樣電容CS組成的采樣電路，其中，采樣DATA_IN的傳輸門由NMOS管MS2和PMOS管MSl組成，采樣REF_IN的傳輸門由PMOS管MS3和NMOS管MS4構(gòu)成，
[0014]前述采樣電路的連接過程為:匪OS管MS2的源極和PMOS管MSl的源極與輸入信號DATA_IN相連，PMOS管MSl的柵極與時鐘信號CLK_SAMP_P相連，PMOS管MSl的漏極與匪OS管MS2的漏極相連，PMOS管MSI的襯底接電源VDD，匪OS管MS2的柵極與時鐘信號連，NMOS管MS2的襯底接地;NMOS管MS4的源極和PMOS管MS3的源極與輸入信號REF_IN相連，PMOS管MS3的柵極與時鐘信號CLK_H0LD_P相連，PMOS管MS3的漏極與NMOS管MS4的漏極相連，PMOS管MS3的襯底接電源VDD，NMOS管MS4的柵極與時鐘信號CLK_H0LD_P^連，NMOS管MS4的襯底接地;電容Cs的一側(cè)與NMOS管MS2的漏極和NMOS管S4的漏極相連、另一側(cè)作為輸出端。
[0015]前述的高速低失調(diào)電壓比較器電路，其特征在于，前述前置的低增益高帶寬預(yù)放大器電路由NMOS管MP1、NMOS管MP2、NMOS管MP3、NMOS管MP4和NMOS管MP5組成，
[0016]前述前置的低增益高帶寬預(yù)放大器電路的連接過程為:匪OS管MPl的柵極與偏置電壓VBIAS相連，NMOS管MPl的源極和襯底接地，NMOS管MPl的漏極與NMOS管MP3和NMOS管MP2的源極相連;NMOS管MP2的柵極與輸入端VIN_P相連，匪OS管MP2的源極與匪OS管MP3的源極相連，匪OS管MP2的漏極與輸出端0UT_N相連，匪OS管MP3的柵極與輸入信號VIN_r^j相連，NMOS管MP3的漏極與輸出端0UT_P相連;NMOS管MP4的柵極與漏極與電源VDD相連，NMOS管MP4的襯底接地，匪OS管MP4的源極與輸出端0UT_N相連，WOS管MP5的柵極和漏極與電源VDD相連，NMOS管MP5的襯底接地，NMOS管MP5的源極與輸出端0UT_P相連。
[0017]本發(fā)明的有益之處在于:
[0018](I)因?yàn)殒i存電路采用兩對交叉耦合的正反饋結(jié)構(gòu)，所以本發(fā)明的比較器電路可以快速得到比較結(jié)果，即具有較高的判決速度；
[0019](2)因?yàn)樵阪i存電路前設(shè)置了三級低增益高帶寬預(yù)放大器電路，預(yù)放大器電路一方面可以減小鎖存器的傳輸延時，另一方面可以降低鎖存器的等效輸入失調(diào)電壓，所以本發(fā)明的比較器電路具有較低的失調(diào)電壓。
【附圖說明】
[0020]圖1是本發(fā)明的高速低失調(diào)電壓比較器電路的結(jié)構(gòu)示意圖；
[0021 ]圖2是采樣電路的結(jié)構(gòu)示意圖；
[0022]圖3是前置的預(yù)放大器電路的結(jié)構(gòu)示意圖；
[0023]圖4是圖3中的預(yù)放大器電路的頻率響應(yīng)圖；
[0024]圖5是尚速鎖存電路的結(jié)構(gòu)不意圖；
[0025]圖6是加入開關(guān)電流管的瞬態(tài)仿真圖；
[0026]圖7是未加入開關(guān)電流管的瞬態(tài)仿真圖；
[0027]圖8是500次monte carlo累計概率圖；
[0028]圖9是500次monte carlo正態(tài)概率圖。
【具體實(shí)施方式】
[0029]以下結(jié)合附圖和具體實(shí)施例對本發(fā)明作具體的介紹。
[0030]參照圖1，本發(fā)明的高速低失調(diào)電壓比較器電路包括:三級前置的低增益高帶寬預(yù)放大器電路和一級高速鎖存電路(LATCH)。
[0031]下面分別介紹預(yù)低增益高帶寬預(yù)放大器電路和一級高速鎖存電路(LATCH)的結(jié)構(gòu)。
[0032]一、高速鎖存電路(LATCH)
[0033]參照圖5，高速鎖存電路(LATCH)由 NMOS 管 ML1、NMOS 管 ML2、NMOS 管 ML3、NMOS 管 ML4、NMOS 管 ML5、NMOS 管 ML6、PMOS 管 ML7、PMOS 管 ML8、PMOS 管 ML9 和電容Cl、電容C2組成。
[0034]高速鎖存電路(LATCH)的連接過程為:匪OS管MLl的柵極接時鐘控制信號CLK_SAMPLE，匪OS管MLl和匪OS管ML2的源極和襯底接地，匪OS管ML2的柵極接偏置電壓VBIAS，NMOS管MLl和NMOS管ML2的漏極相連;NMOS管ML3管和NMOS管ML4管的源極相連并相連NMOS管MLl和匪OS管ML2的漏極，匪OS管ML3和匪OS管ML4的襯底接地，匪OS管ML3的柵極與匪OS管ML5的漏極相連，匪OS管ML4的柵極與NMOS管ML6的漏極相連，匪OS管ML3的漏極與高速鎖存電路的輸出端0UTL_P相連，WOS管ML4的漏極與高速鎖存電路的輸出端0UTL_N相連;電容Cl的一端與高速鎖存電路的輸出端0UTL_N相連、另一端與NMOS管ML3柵極相連，電容C2的一端與高速鎖存電路的輸出端0UTL_P相連、另一端與匪OS管ML4的柵極相連;PMOS管ML7的柵極與控制信號CLK_SAMPLE相連，PMOS管ML7的源極和漏極分別和高速鎖存電路的輸出端0UTL_N和0UTL_P相連;PMOS管ML8和PMOS管ML9的源極和襯底均與電源VDD相連，PMOS管ML8的柵極以及PMOS管ML9的漏極和高速鎖存電路的輸出端0UTL_N相連，PMOS管ML9的柵極以及PMOS管ML8的漏極和高速鎖存電路的輸出端0UTL_P相連;匪OS管ML5和NMOS管ML6的柵極與控制信號CLKJTOLD相連，匪OS管ML5和NMOS管ML6的襯底均接地，NMOS管ML5的源極與輸入端爪_卩相連，NMOS管ML5管的漏極與ML3的柵極相連，NMOS管ML6的源極接輸入信號IN_N相連，NMOS管ML6的漏極與NMOS管ML4的柵端相連。
[0035]高速鎖存器(LATCH)的工作分為:復(fù)位階段、再生階段。兩個階段的切換由時鐘控制信號CLK_SAMPLE和CLK_H0LD完成。CLK_SAMPLE與CLK_H0LD為兩相非交疊時鐘。
[0036]當(dāng)時鐘信號CLK_SAMPLE為低CLKJTOLD為高時，高速鎖存器(LATCH)處于復(fù)位階段。復(fù)位階段時，(I)MTOS管MLl(開關(guān)電流管)關(guān)斷，節(jié)省了功耗；(2)PM0S管ML7導(dǎo)通，輸出端通過PMOS管ML7被短接，從而被拉平至一個共模電平，該電平的大小由上下管子的尺寸以及偏置電壓確定；(3)W0S管ML5、NM0S管ML6導(dǎo)通，由前置預(yù)放大器放大后的信號被采樣至電容Cl和電容C2中。
[0037]當(dāng)時鐘信號CLK_SAMPLE為高CLKJTOLD為低時，高速鎖存器(LATCH)處于再生階段。再生階段時，(I)NMOS管MLl打開，注入一股電流，加速鎖存器再生速度；(2)NM0S管ML5、NM0S管ML6以及PMOS管ML7關(guān)斷，前置預(yù)放大器與鎖存器隔離；(3)電容C1、C2懸空，兩端壓差不再發(fā)生變化；(4)NM0S管ML3與NMOS管ML4通過懸空電容Cl和C2形成了交叉耦合的正反饋結(jié)構(gòu)，和PMOS管ML8、PM0S管ML9形成的交叉耦合正反饋結(jié)構(gòu)一起加快再生速度。
[0038]高速鎖存電路(LATCH)的特點(diǎn):
[0039]1、結(jié)合偏置電流管和開關(guān)電流管，在復(fù)位階段關(guān)閉，節(jié)省功耗;在再生階段打開，增加電路跨倒，加速鎖存器再生時間；
[0040]2、輸入端加入了電容Cl和電容C2，使得輸入對管形成一個交叉耦合的正反饋結(jié)構(gòu)，加快了高速鎖存器(LATCH)的再生速度；
[0041]3、電容Cl和電容C2還作為高速鎖存器(LATCH)的采樣電容，將前置的預(yù)放大器的輸出采樣到高速鎖存器(LATCH)的輸入端，從而更好的保持高速鎖存器(LATCH)的輸入信號。
[0042]二、低增益高帶寬預(yù)放大器電路
[0043]參照圖3，前置的低增益高帶寬預(yù)放大器電路由匪OS管MPl、匪OS管MP2、匪OS管MP3、NMOS 管 MP4 和 NMOS 管 MP5 組成。
[0044]前置的低增益高帶寬預(yù)放大器電路的連接過程為:匪OS管MPl的柵極與偏置電壓VBIAS相連，NMOS管MPl的源極和襯底接地，NMOS管MPl的漏極與NMOS管MP3和NMOS管MP2的源極相連;NMOS管MP2的柵極與輸入端VIN_P相連，NMOS管MP2的源極與NMOS管MP3的源極相連，匪OS管MP2的漏極與輸出端0UT_N相連，NMOS管MP3的柵極與輸入信號VIN_N端相連，匪OS管MP3的漏極與輸出端0UT_P相連;NMOS管MP4的柵極與漏極與電源VDD相連，匪OS管MP4的襯底接地，匪OS管MP4的源極與輸出端0UT_N相連，NMOS管MP5的柵極和漏極與電源VDD相連，NMOS管MP5的襯底接地，NMOS管MP5的源極與輸出端0UT_P相連。
[0045]匪OS管MP4和匪OS管MP5接成二極管形式，使得預(yù)放大器電路的輸出阻抗較低，這種接法使得預(yù)放大器電路帶寬較高，可以加快預(yù)放大器電路的建立時間。
[0046]此外，在該前置的預(yù)放大器電路中，所有的MOS管均為NMOS管。由于NMOS的載流子迀移率高，所以這種全NMOS的前置預(yù)放大器電路比傳統(tǒng)的帶有PMOS管的前置預(yù)放大器電路速度更快。由于單級預(yù)放大器電路的增益較低(只有8dB)，所以本發(fā)明采用了三級預(yù)放大器電路，使得增益要求得到了滿足，極大的降低了比較器的整體失調(diào)。
[0047]圖4是預(yù)放大器電路的頻率響應(yīng)圖。從圖4中我們可以看出:_3dB帶寬為3.975GHz，說明本發(fā)明的預(yù)放大器電路具有較快的建立時間。
[0048]前置的預(yù)放大器電路的特點(diǎn):
[0049]1、電路中所有MOS管均為匪OS管，匪OS載流子迀移速率高，相比傳統(tǒng)帶有PMOS管的前置預(yù)放大器速度快；
[0050]2、二極管接法作為有源負(fù)載，輸出阻抗低，特征頻率高，相比于傳統(tǒng)的前置預(yù)放大器速度得到極大提升。
[0051]由于高速鎖存電路(LATCH)采用了交叉耦合的正反饋結(jié)構(gòu)，再生時間很短，可以很快的得到比較結(jié)果，但鎖存電路的失調(diào)電壓較大，且會產(chǎn)生回踢噪聲，故需要采用預(yù)放大器進(jìn)行隔離。前置預(yù)放大器電路的作用是將微弱的信號放大，一方面可以減小鎖存器的傳輸延時，另一方面可以降低鎖存器的等效輸入失調(diào)電壓。
[0052]具有上述結(jié)構(gòu)的比較器電路可以作為連續(xù)時間比較器使用。
[0053]當(dāng)然，我們還可以對上述連續(xù)時間比較器的結(jié)構(gòu)做改動，使其成為一個開關(guān)電容比較器，具體是在前置的預(yù)放大器電路中增設(shè)兩個開關(guān)管，分別記為NMOS管M1、NM0S管M2。
[0054]參照圖1，NMOS管Ml和NMOS管M2的連接過程為:NMOS管MI的源極與比較器電路的輸入端VIN_N相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_N2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地;WOS管M2的源極與比較器電路的輸入端￥爪_卩相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_P2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地。
[0055]作為一種優(yōu)選的方案，我們還可以在前置預(yù)放大器電路的前面連接采樣電路。
[0050]參照圖2，米樣電路由兩個傳輸門和一個米樣電容Cs組成，其中，米樣DATA_IN的傳輸門由NMOS管MS2和PMOS管MSl組成，采樣REF_IN的傳輸門由PMOS管MS3和NMOS管MS4構(gòu)成。
[0057]該采樣電路的連接過程為:NMOS管MS2的源極和PMOS管MSl的源極與輸入信號DATA_IN相連，PMOS管MSl的柵極與時鐘信號CLK_SAMP_P相連，PMOS管MSl的漏極與匪OS管MS2的漏極相連，PMOS管MSI的襯底接電源VDD，匪OS管MS2的柵極與時鐘信號連，NMOS管MS2的襯底接地;NMOS管MS4的源極和PMOS管MS3的源極與輸入信號REF_IN相連，PMOS管MS3的柵極與時鐘信號CLK_H0LD_P相連，PMOS管MS3的漏極與NMOS管MS4的漏極相連，PMOS管MS3的襯底接電源VDD，NMOS管MS4的柵極與時鐘信號CLK_H0LD_P^連，NMOS管MS4的襯底接地;電容Cs的一側(cè)與NMOS管MS2的漏極和NMOS管S4的漏極相連、另一側(cè)作為輸出端。
[0058]最后將圖2采樣電路的OUT端口接圖1中的VIN端口。
[0059]當(dāng)連接REF_IN的傳輸門處于導(dǎo)通階段，此時對應(yīng)于圖1中Ml、M2管導(dǎo)通階段，運(yùn)放被接成單位增益負(fù)反饋形式，提供采樣參考信號REF_IN所需的共模電平。REF_IN被采樣至采樣電容Cs且在該采樣過程中可以同時完成輸入端失調(diào)消除的功能。當(dāng)連接REF_IN的傳輸門關(guān)斷，連接DATA_IN的傳輸門導(dǎo)通，完成DATA_IN與REF_IN做差的功能，比較器對該結(jié)果進(jìn)行判決，輸出對應(yīng)的邏輯電平。
[0060]因?yàn)殡娙軨s既被用作采樣REF_IN信號，又被復(fù)用為做差單元，所以連接圖2采樣電路后，使得前端采樣網(wǎng)絡(luò)電容負(fù)載減小，從而加快了采樣以及做差速度。
[0061 ]圖6是加入開關(guān)電流管的瞬態(tài)仿真圖。由圖6可以看出:當(dāng)加入開關(guān)電流管后，比較器的判決時間為206ps。
[0062]圖7是未加入開關(guān)電流管的瞬態(tài)仿真圖。由圖7可以看出:當(dāng)不加入開關(guān)電流管時，比較器的判決時間為1.06ns。
[0063]由圖6和圖7的對比可以看出:加入開關(guān)電流管后可以大幅的提高比較器的判決時間，這使得該比較器應(yīng)用于流水線ADC中的子ADC成為可能。
[0064]當(dāng)對比較器輸入慢斜坡信號，加入工藝和失配誤差后，我們對比較器進(jìn)行了motecar 1仿真測試。
[0065]圖8是500次monte carlo累計概率圖，圖9是正態(tài)概率圖。
[0066]由圖8和圖9可知:比較器的失調(diào)電壓期望為90.55uV，標(biāo)準(zhǔn)差為5.47mV，失調(diào)電壓較小，可以滿足一般ADC的數(shù)字校準(zhǔn)范圍的要求。
[0067]需要說明的是，上述實(shí)施例不以任何形式限制本發(fā)明，凡采用等同替換或等效變換的方式所獲得的技術(shù)方案，均落在本發(fā)明的保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種高速低失調(diào)電壓比較器電路，其特征在于，包括:三級前置的低增益高帶寬預(yù)放大器電路和一級高速鎖存電路，其中， 所述高速鎖存電路由匪OS管ML1、NMOS管ML2、NMOS管ML3、匪OS管ML4、匪OS管ML5、匪OS管ML6、PMOS管ML7、PMOS管ML8、PMOS管ML9和電容Cl、電容C2組成； 所述高速鎖存電路的連接過程為:匪OS管MLl的柵極接時鐘控制信號CLK_SAMPLE，NM0S管MLl和匪OS管ML2的源極和襯底接地，匪OS管ML2的柵極接偏置電壓VBIAS，匪OS管MLl和匪OS管ML2的漏極相連;NMOS管ML3和NMOS管ML4的源極相連并相連匪OS管MLl和NMOS管ML2的漏極，匪OS管ML3和匪OS管ML4的襯底接地，匪OS管ML3的柵極與匪OS管ML5的漏極相連，匪OS管ML4的柵極與匪OS管ML6的漏極相連，匪OS管ML3的漏極與高速鎖存電路的輸出端0UTL_P相連，NMOS管ML4的漏極與高速鎖存電路的輸出端0UTL_N相連;電容Cl的一端與高速鎖存電路的輸出端0UTL_N相連、另一端與NMOS管ML3柵極相連，電容C2的一端與高速鎖存電路的輸出端0UTL_P相連、另一端與匪OS管ML4的柵極相連;PMOS管ML7的柵極與控制信號CLK_SAMPLE相連，PMOS管ML7的源極和漏極分別和高速鎖存電路的輸出端0UTL_r#P0UTL_P相連;PMOS管ML8和PMOS管ML9的源極和襯底均與電源VDD相連，PMOS管ML8的柵極以及PMOS管ML9的漏極和高速鎖存電路的輸出端0UTL_N相連，PMOS管ML9的柵極以及PMOS管ML8的漏極和高速鎖存電路的輸出端0UTL_P相連;匪OS管ML5和匪OS管ML6的柵極與控制信號CLK_HOLD相連，匪OS管ML5和匪OS管ML6的襯底均接地，匪OS管ML5的源極與輸入端IN_P相連，WOS管ML5管的漏極與ML3的柵極相連，匪OS管ML6的源極接輸入信號IN_N相連，匪OS管ML6的漏極與NMOS管ML4的柵端相連。2.根據(jù)權(quán)利要求1所述的高速低失調(diào)電壓比較器電路，其特征在于，還包括:匪OS管Ml和NMOS管M2， 二者的連接過程為:NMOS管Ml的源極與比較器電路的輸入端VIN_N相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_N2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地;NMOS管M2的源極與比較器電路的輸入端VIN_P相連，漏極與第二級低增益高帶寬預(yù)放大器電路的輸出端PA_0UT_P2連接，柵極與控制信號CLK_SAMP_IN相連，襯底接地。3.根據(jù)權(quán)利要求2所述的高速低失調(diào)電壓比較器電路，其特征在于，還包括:由兩個傳輸門和一個采樣電容Cs組成的采樣電路，其中，采樣DATA_IN的傳輸門由匪OS管MS2和PMOS管MSl組成，采樣REF_IN的傳輸門由PMOS管MS3和NMOS管MS4構(gòu)成， 所述采樣電路的連接過程為:匪OS管MS2的源極和PMOS管MSI的源極與輸入信號DATA_IN相連，PMOS管MSl的柵極與時鐘信號CLK_SAMP_P相連，PMOS管MSl的漏極與NMOS管MS2的漏極相連，PMOS管MSI的襯底接電源VDD，匪OS管MS2的柵極與時鐘信號CLK_SAMP_N相連，匪OS管MS2的襯底接地;匪OS管MS4的源極和PMOS管MS3的源極與輸入信號REF_IN相連，PMOS管MS3的柵極與時鐘信號CLK_H0LD_P相連，PMOS管MS3的漏極與NMOS管MS4的漏極相連，PMOS管MS3的襯底接電源VDD，匪OS管MS4的柵極與時鐘信號CLK_H0LD_N相連，NMOS管MS4的襯底接地;電容Cs的一側(cè)與NMOS管MS2的漏極和NMOS管S4的漏極相連、另一側(cè)作為輸出端。4.根據(jù)權(quán)利要求1所述的高速低失調(diào)電壓比較器電路，其特征在于，所述前置的低增益高帶寬預(yù)放大器電路由NMOS管MP1、NMOS管MP2、NMOS管MP3、NMOS管MP4和NMOS管MP5組成， 所述前置的低增益高帶寬預(yù)放大器電路的連接過程為:匪OS管MPl的柵極與偏置電壓VBIAS相連，NMOS管MPl的源極和襯底接地，NMOS管MPl的漏極與NMOS管MP3和NMOS管MP2的源極相連;NMOS管MP2的柵極與輸入端VIN_P相連，NMOS管MP2的源極與NMOS管MP3的源極相連，匪OS管MP2的漏極與輸出端0UT_N相連，NMOS管MP3的柵極與輸入信號VIN_N端相連，匪OS管MP3的漏極與輸出端0UT_P相連;NMOS管MP4的柵極與漏極與電源VDD相連，匪OS管MP4的襯底接地，匪OS管MP4的源極與輸出端0UT_N相連，NMOS管MP5的柵極和漏極與電源VDD相連，NMOS管MP5的襯底接地，NMOS管MP5的源極與輸出端0UT_P相連。
【文檔編號】H03M1/34GK106059587SQ201610344734
【公開日】2016年10月26日
【申請日】2016年5月23日
【發(fā)明人】胡進(jìn), 劉馬良, 朱樟明, 丁瑞雪, 楊銀堂
【申請人】西安電子科技大學(xué)