半導體裝置的制造方法
【專利摘要】一種半導體裝置，提高半導體裝置的性能。半導體裝置具備具有柵電極(3g)、源電極(3s)以及漏電極(3d)的常開型的結(jié)型FET(3)和具有柵電極(4g)、源電極(4s)以及漏電極(4d)的常閉型的MOSFET(4)。結(jié)型FET(3)的源電極(3s)與MOSFET(4)的漏電極(4d)進行電連接，從而結(jié)型FET(3)與MOSFET(4)串聯(lián)地連接。結(jié)型FET(3)的柵電極(3g)與MOSFET(4)的柵電極(4g)進行電連接。
【專利說明】
半導體裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導體裝置，例如能夠適合利用于功率半導體裝置以及使用它的系統(tǒng)。
【背景技術(shù)】
[0002]由動作電壓高且能夠流過大電流的場效應(yīng)晶體管(FieldEffect Transistor:FET)、所謂的功率晶體管構(gòu)成的開關(guān)元件廣泛地使用于信息設(shè)備、家電、車載設(shè)備等的電源、電動機驅(qū)動裝置等。
[0003]作為這樣的開關(guān)元件，有使用了共源共柵(Cascode)連接方式的開關(guān)元件。使用了共源共柵連接方式的開關(guān)元件例如具有常開型的結(jié)型FET(結(jié)型場效應(yīng)晶體管(Junct1nField Effect Transistor:JFET))和常閉型的MOSFET(金屬氧化物半導體場效應(yīng)晶體管(Metal Oxide Semiconductor Field Effect Transistor))，常開型的結(jié)型FET與常閉型的MOSFET串聯(lián)地連接。
[0004]在日本特表2014-512765號公報(專利文獻I)中，公開了如下技術(shù):在開關(guān)中，具備第一常開半導體裝置和第一常關(guān)半導體裝置，第一常開半導體裝置的源極連接到第一常關(guān)半導體裝置的漏極。
[0005]在日本專利5012930號公報(專利文獻2)中，公開了如下技術(shù):在混合動力裝置中，具備常開型的SiC-JFET和常閉型的S1-MOSFET，通過連接SiC-JFET的源極和S1-MOSFET的漏極，從而將SiC-JFET和S1-MOSFET進行共源共柵連接。
[0006]在日本特開2014-3110號公報(專利文獻3)中，公開了如下技術(shù):在半導體裝置中，具備常閉型的硅晶體管和常開型的化合物晶體管，該常開型的化合物晶體管的源極-漏極路徑經(jīng)由硅晶體管的源極-漏極路徑而在一對端子之間耦合。
[0007]【現(xiàn)有技術(shù)文獻】
[0008]【專利文獻】
[0009]【專利文獻I】日本特表2014-512765號公報
[0010]【專利文獻2】日本專利5012930號公報[0011 ]【專利文獻3】日本特開2014-3110號公報

【發(fā)明內(nèi)容】

[0012]在結(jié)型FET為常開型的結(jié)型FET的情況下，即使是在結(jié)型FET為導通狀態(tài)時，也從源極層通過與柵極層相鄰的部分的漂移層，電荷載體流向漏極區(qū)域。但是，在對結(jié)型FET的柵極層施加的電壓為OV時，在結(jié)型FET中，在與柵極層相鄰的部分的漂移層中，容易形成耗盡層。由此，在漂移層中，電荷載體能夠流過的部分的寬度、所謂的有效的源極寬度變窄，結(jié)型FET的導通電阻增加。
[0013]另一方面，為了降低結(jié)型FET的導通電阻，例如擴大了相鄰的2個柵極層之間的間隔的情況下，結(jié)型FET的耐壓降低。這樣，在結(jié)型FET中，提高耐壓且降低導通電阻是困難的。因此，在具有成為了共源共柵連接的結(jié)型FET和MOSFET的半導體裝置中，提高耐壓且降低導通電阻也是困難的，也無法提高半導體裝置的特性。
[0014]根據(jù)本說明書的記載以及附圖，應(yīng)該清楚其他的課題和新的特征。
[0015]根據(jù)一實施方式，半導體裝置具有常開型的結(jié)型FET和常閉型的MOSFET。結(jié)型FET的源電極與MOSFET的漏電極進行電連接，從而結(jié)型FET與MOSFET串聯(lián)地連接。結(jié)型FET的柵電極與MOSFET的柵電極進行電連接。
[0016]此外，根據(jù)其他的實施方式，半導體裝置具有常開型的結(jié)型FET、常閉型的M0SFET、對結(jié)型FET的柵電極施加電壓的電壓施加部。結(jié)型FET的源電極與MOSFET的漏電極進行電連接，從而結(jié)型FET與MOSFET串聯(lián)地連接。電壓施加部將與在將結(jié)型FET設(shè)為截止狀態(tài)時施加到結(jié)型FET的柵電極的電壓的極性相反的極性的電壓，在MOSFET為導通狀態(tài)時施加到結(jié)型FET的柵電極。
[0017]根據(jù)一實施方式，能夠提高半導體裝置的性能。
【附圖說明】
[0018]圖1是表示實施方式I的半導體裝置的結(jié)構(gòu)的電路圖。
[0019]圖2是表示實施方式I的半導體裝置的結(jié)構(gòu)的電路圖。
[0020]圖3是表示實施方式I中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的俯視圖。
[0021]圖4是表示實施方式I中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。
[0022]圖5是表示實施方式I中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的俯視圖。
[0023]圖6是表示實施方式I中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。
[0024]圖7是表示使用實施方式I的半導體裝置的電子系統(tǒng)的一例的電路框圖。
[0025]圖8是表示使用實施方式I的半導體裝置的智能功率模塊的一例的電路框圖。
[0026]圖9是示意性地表示使用實施方式I的半導體裝置的智能功率模塊的一例的俯視圖。
[0027]圖10是示意性地表示使用實施方式I的半導體裝置的功率模塊的一例的俯視圖。
[0028]圖11是示意性地表示使用實施方式I的半導體裝置的功率模塊的一例的俯視圖。
[0029]圖12是表示比較例的半導體裝置的結(jié)構(gòu)的電路圖。
[0030]圖13是表示比較例中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。
[0031]圖14是表示實施方式I的第一變形例的半導體裝置的結(jié)構(gòu)的電路圖。
[0032]圖15是表示實施方式I的第二變形例的半導體裝置的結(jié)構(gòu)的電路圖。
[0033]圖16是表示實施方式2的半導體裝置的結(jié)構(gòu)的電路圖。
[0034]圖17是表示實施方式3的半導體裝置的結(jié)構(gòu)的電路圖。
[0035]圖18是表示實施方式3中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的俯視圖。
[0036]圖19是表示實施方式3中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。
[0037]圖20是示意性地表示使用實施方式3的半導體裝置的智能功率模塊的一例的俯視圖。
[0038]圖21是示意性地表示使用實施方式3的半導體裝置的功率模塊的一例的俯視圖。
[0039]圖22是示意性地表示使用實施方式3的半導體裝置的功率模塊的一例的俯視圖。
【具體實施方式】
[0040]在以下的實施方式中，為了方便，在必要時，分割為多個部分或者實施方式而說明，但除了特別明示的情況之外，它們并非相互無關(guān)，處于一個是另一個的一部分或者全部的變形例、細節(jié)、補充說明等的關(guān)系。
[0041]此外，在以下的實施方式中，提及元素的數(shù)等(包括個數(shù)、數(shù)值、量、范圍等)的情況下，除了特別明示的情況以及在原理上明確地限定于特定的數(shù)的情況等之外，并不限定于其特定的數(shù)，也可以是特定的數(shù)以上以及以下。
[0042]進一步，在以下的實施方式中，除了特別明示的情況以及在原理上明確認為是必須的情況等之外，其結(jié)構(gòu)元素(還包括元素步驟等)并不是必須是理所當然的。同樣地，在以下的實施方式中，在言及結(jié)構(gòu)元素等的形狀、位置關(guān)系等時，除了特別明示的情況以及在原理上明確認為不是那樣的情況等之外，包括實質(zhì)上近似于或者類似于其形狀等的形狀等。這對于上述數(shù)值以及范圍也是同樣的。
[0043]以下，基于附圖詳細說明代表性的實施方式。另外，在用于說明實施方式的全部附圖中，對于具有相同的功能的構(gòu)件賦予相同的標號，省略其重復的說明。此外，在以下的實施方式中，除了特別必要時之外，原則上不重復相同或者同樣的部分的說明。
[0044]進一步，在實施方式中使用的附圖中，為了容易看清附圖，存在即使是剖視圖也省略影線的情況。此外，為了容易看清附圖，存在即使是俯視圖也附加影線的情況。
[0045]此外，在以下的實施方式中，例示半導體裝置包括作為MISFET(金屬絕緣體半導體場效應(yīng)晶體管(Metal Insulator Semiconductor Field Effect Transistor))的一種的MOSFET的例進行說明。但是，半導體裝置也可以是包括除了MOSFET以外的各種MISFET的半導體裝置。
[0046](實施方式I)
[0047]以下，參照附圖詳細說明實施方式I的半導體裝置。
[0048]<半導體裝置的電路結(jié)構(gòu)>
[0049]首先，說明本實施方式I的半導體裝置的電路結(jié)構(gòu)。圖1以及圖2是表示實施方式I的半導體裝置的結(jié)構(gòu)的電路圖。
[0050]如圖1所示，半導體裝置具有半導體芯片1、半導體芯片2、端子G、端子D。在半導體芯片I中，形成常開型的結(jié)型FET3，在半導體芯片2中，形成常閉型的M0SFET4。結(jié)型FET3具有柵電極3g、源電極3s以及漏電極3cLM0SFET4具有柵電極4g、源電極4s以及漏電極4d。能夠?qū)⒔Y(jié)型FET3設(shè)為η溝道型的結(jié)型FET，將M0SFET4設(shè)為η溝道型的MOSFET。
[0051]在本申請說明書中，常開型的FET意味著，在沒有對柵電極施加電壓時為導通的狀態(tài)、即導通狀態(tài)，在源電極和漏電極之間電流流過的FET。另一方面，常閉型的FET意味著，在沒有對柵電極施加電壓時為沒有導通的狀態(tài)、即截止狀態(tài)，在源電極和漏電極之間電流不流過的FET。
[0052]因此，常開型的結(jié)型FET3意味著，在沒有對柵電極3g施加電壓時、即柵電極3g的電位為接地電位(OV)時為導通狀態(tài)的結(jié)型FET。例如，在常開型的結(jié)型FET3為η溝道型的結(jié)型FET的情況下，閾值電壓為負。
[0053]此外，常閉型的M0SFET4意味著，在沒有對柵電極4g施加電壓時、即柵電極4g的電位為接地電位(OV)時為截止狀態(tài)的MOSFET。例如，在常閉型的M0SFET4為η溝道型的MOSFET的情況下，閾值電壓為正。
[0054]另外，也將圖1所示的本實施方式I的半導體裝置稱為開關(guān)元件SW(在以下的各變形例以及各實施方式中，也是同樣的)。
[0055]結(jié)型FET3的源電極3s與M0SFET4的漏電極4d進行電連接，結(jié)型FET3的漏電極3d與端子D進行電連接。M0SFET4的柵電極4g例如經(jīng)由作為輸入電阻的電阻Rl而與端子G進行電連接，M0SFET4的源電極4s接地。即，M0SFET4的源電極4s的電位等于接地電位。
[0056]因此，結(jié)型FET3和M0SFET4在端子D和接地電位之間串聯(lián)地連接。將這樣的連接稱為共源共柵連接。即，半導體裝置在端子D和接地電位之間具有共源共柵連接的結(jié)型FET3和M0SFET4。
[0057]如前所述，結(jié)型FET3是η溝道型的結(jié)型FET，M0SFET4是η溝道型的MOSFET。在這樣的情況下，通過結(jié)型FET3的源電極3s與M0SFET4的漏電極3d進行電連接，能夠?qū)⒔Y(jié)型FET3與M0SFET4進行共源共柵連接、即串聯(lián)地連接。
[0058]另外，在結(jié)型FET3為η溝道型的結(jié)型FET、M0SFET4為P溝道型的MOSFET的情況下，結(jié)型FET3的源電極3s與M0SFET4的源電極4s進行電連接。
[0059]在M0SFET4的漏電極4d與源電極4s之間，連接有二極管5。二極管5的陽極5a與M0SFET4的源電極4s進行電連接，二極管5的陰極5c與M0SFET4的漏電極4d進行電連接。該二極管5是在M0SFET4的結(jié)構(gòu)上形成的寄生二極管。
[0060 ] 優(yōu)選地，M0SFET4包括由硅(S i)構(gòu)成的半導體區(qū)域，結(jié)型FET3包括由帶隙比硅(S i)大的半導體、例如碳化硅(S i C)構(gòu)成的半導體區(qū)域。由此，能夠使結(jié)型FET3的耐壓比M0SFET4的耐壓提高。此外，具有進行了共源共柵連接的結(jié)型FET3和M0SFET4的半導體裝置的耐壓由具有比M0SFET4的耐壓更大的耐壓的結(jié)型FET3所決定。因此，通過結(jié)型FET3包括例如由碳化硅(SiC)構(gòu)成的半導體區(qū)域，能夠提高半導體裝置的耐壓。
[0061 ] 在本實施方式I中，結(jié)型FET3的柵電極3g與M0SFET4的柵電極4g進行電連接。
[0062 ] 這里，考慮對端子G、即M0SFET4的柵電極4g施加例如15 V左右的正的電壓，M0SFET4被導通、即成為導通狀態(tài)的情況。在這樣的情況下，對結(jié)型FET3的柵電極3g也施加與施加到M0SFET4的柵電極4g的電壓相等或者比施加到M0SFET4的柵電極4g的電壓更小的正的電壓。因此，如使用后述的圖12以及圖13所說明，能夠降低結(jié)型FET3的導通電阻。因此，能夠提高半導體裝置的耐壓且降低導通電阻。
[0063]另外，在對端子G、即M0SFET4的柵電極4g施加例如OV左右的電壓而M0SFET4被切斷、即成為截止狀態(tài)時，對結(jié)型FET3的柵電極3g也施加與施加到M0SFET4的柵電極4g的電壓大致相等的電壓。由于結(jié)型FET3是常開型的結(jié)型FET，所以此時雖然結(jié)型FET3是導通狀態(tài)，但由于與結(jié)型FET3進行共源共柵連接的M0SFET4是截止狀態(tài)，所以在結(jié)型FET3中也不會流過電流。
[0064]優(yōu)選地，半導體裝置具有對施加到結(jié)型FET3的柵電極3g的電壓進行控制的電壓控制元件6，結(jié)型FET3的柵電極3g經(jīng)由電壓控制元件6而與M0SFET4的柵電極4g進行電連接。由此，能夠進行控制，使得對結(jié)型FET3的柵電極3g施加與施加到M0SFET4的柵電極4g的電壓、例如15V左右的電壓不同的電壓。
[0065]另外，雖然在實施方式I的第二變形例中使用后述的圖15進行說明，但電壓控制元件6也可以是對結(jié)型FET3的柵電極3g施加電壓的電壓施加部6a。電壓施加部6a將與為了將結(jié)型FET3設(shè)為截止狀態(tài)而施加到結(jié)型FET3的柵電極3g的電壓的極性相反的極性的電壓，在M0SFET4為導通狀態(tài)時施加到結(jié)型FET3的柵電極3g。換言之，電壓施加部6a將與在將結(jié)型FET3設(shè)為截止狀態(tài)時施加到結(jié)型FET3的柵電極3g的電壓的極性相反的極性的電壓，在M0SFET4為導通狀態(tài)時施加到結(jié)型FET3的柵電極3g。此外，此時，結(jié)型FET3的柵電極3g經(jīng)由電壓施加部6a而與M0SFET4的柵電極4g進行電連接。
[0066]如圖1所示，電壓控制元件6即電壓施加部6a例如包括電阻R2和二極管DIl。結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與端子G進行電連接。即，結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與M0SFET4的柵電極4g進行電連接。二極管011的陽極8&與電阻1?2的柵電極38側(cè)進行電連接，二極管D11的陰極8c接地。二極管D11例如具有由P型的硅和η型的硅構(gòu)成的pn結(jié)。
[0067 ]在這樣的情況下，在對端子G、即M0SFET4的柵電極4g施加例如15V左右的正的電壓而M0SFET4成為導通狀態(tài)時，電流從端子G通過電阻R2以及二極管DIl流過。并且，施加到二極管DIl的陽極8a的電壓是等于二極管DIl的內(nèi)置電位的電壓。如前所述，在二極管DIl具有例如由P型的硅和η型的硅構(gòu)成的pn結(jié)的情況下，二極管DII的內(nèi)置電位由作為硅的帶隙的
1.17eV所決定，是0.6?0.7V左右的一定的值。
[0068]因此，在結(jié)型FET3的柵電極3g中，被施加等于二極管DIl的內(nèi)置電位的一定的電壓。在這樣的情況下，除了能夠降低結(jié)型FET3的導通電阻之外，還能夠穩(wěn)定地控制結(jié)型FET3的導通電阻。
[0069]電阻R2的大小并不特別限定，但例如能夠設(shè)為比電阻Rl大100倍左右，設(shè)為5?1kΩ左右。由此，上述的、等于二極管DIl的內(nèi)置電位的電壓容易施加到柵電極3g。
[0070]另一方面，在M0SFET4為截止狀態(tài)時，例如通過對M0SFET4的柵電極4g施加OV的電壓，而對結(jié)型FET3的柵電極3g也施加OV的電壓。
[0071]另外，本實施方式I的半導體裝置的電路結(jié)構(gòu)也可以替代圖1的電路圖所示，而是圖2的電路圖所示。即，本實施方式I的半導體裝置可以具有端子S，M0SFET4的源電極4s可以與端子S進行電連接。此時，結(jié)型FET3和M0SFET4在端子D和端子S之間串聯(lián)地連接、即共源共柵連接。并且，半導體裝置在端子D與端子S之間具有共源共柵連接的結(jié)型FET3和M0SFET4。
[0072]此外，二極管DIl的陰極Sc既可以如圖1所示那樣接地，也可以如圖2所示那樣與M0SFET4的源電極4s進行電連接。
[0073]此外，如使用后述的圖9所說明，本實施方式I的半導體裝置也可以具有芯片7、芯片8、芯片9。芯片7包括電阻R2，芯片8包括二極管DIl，芯片9包括電阻Rl。
[0074]<形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)>
[0075]接著，說明形成了結(jié)型FET3的半導體芯片I的結(jié)構(gòu)。圖3是表示實施方式I中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的俯視圖。圖4是表示實施方式I中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。在圖3中，為了簡化理解，表示去除了表面保護膜19(參照圖4)而透視的狀態(tài)。圖4是沿著圖3的A-A線的剖視圖。此外，在圖4中，由箭頭El示出在結(jié)型FET3為導通狀態(tài)時在結(jié)型FET3中電子流過的情況。
[0076]以下，作為結(jié)型FET3，例示在碳化硅(SiC)基板上形成的縱型FET進行說明。
[0077]如圖3以及圖4所示，結(jié)型FET3即半導體芯片I除了前述的柵電極3g、源電極3s以及漏電極3d之外，還包括n+型半導體基板ll、n—型漂移層12、n+型源極層13以及p型柵極層14。11+型半導體基板11是由SiC構(gòu)成的半導體基板，η—型漂移層12、n+型源極層13以及P型柵極層14是例如由SiC構(gòu)成的半導體區(qū)域。即，結(jié)型FET3包括由SiC構(gòu)成的半導體基板和在該半導體基板上形成的由SiC構(gòu)成的半導體區(qū)域。此外，半導體芯片I包括n+型半導體基板11和在n+型半導體基板11上形成的結(jié)型FET3。
[0078]n+型半導體基板11是成為結(jié)型FET3的漏極區(qū)域的半導體區(qū)域。n+型半導體基板11具有主面Ila側(cè)的單元形成區(qū)域AR31和主面Ila側(cè)的周邊區(qū)域AR32。單元形成區(qū)域AR31是形成結(jié)型FET3的區(qū)域。與單元形成區(qū)域AR31相比，周邊區(qū)域AR32進一步配置在n+型半導體基板11的周邊側(cè)。
[0079]在單元形成區(qū)域AR31以及周邊區(qū)域AR32中，在n+型半導體基板11的主面Ila上，形成有雜質(zhì)濃度比n+型半導體基板11更低的η—型漂移層12。在單元形成區(qū)域AR31中，在η—型漂移層12的上層部中，雜質(zhì)濃度比η—型漂移層12更高的η+型源極層13以一定的間隔形成有多個。η+型源極層13是成為結(jié)型FET3的源極區(qū)域的半導體區(qū)域。這些η+型源極層13在η+型半導體基板11的主面Ila內(nèi)，沿著第一方向(與圖4的紙面垂直的方向)以條紋狀延伸。
[0080]在位于相鄰的η+型源極層13之間的部分的η—型漂移層12的表面即上表面，形成有槽部15。槽部15形成于在俯視時η—型漂移層12中的與η+型源極層13相鄰的部分，沿著η+型源極層13的延伸方向(第一方向)配置。在η—型漂移層12中的在槽部15的底部露出的部分，形成有P型柵極層14。即，P型柵極層14沿著η+型源極層13的延伸方向(第一方向)形成。此外，在槽部15的側(cè)壁中，形成有例如由氧化娃膜構(gòu)成的側(cè)壁隔離層(Sidewa 11 spacer)16。另夕卜，也可以在η—型漂移層12中的位于側(cè)壁隔離層16的下方的部分，與P型柵極層14相鄰而形成有η型反摻雜層(省略圖示)。
[0081]此外，在本申請說明書中，俯視意味著從與半導體基板的主面垂直的方向看的情況。
[0082]在圖4所示的例中，槽部15的底面比η+型源極層13位于下方，且在槽部15的側(cè)壁形成有由作為絕緣材料的氧化硅構(gòu)成的側(cè)壁隔離層16。因此，P型柵極層14不與η+型源極層13接觸。
[0083]在具有這樣的結(jié)構(gòu)的結(jié)型FET3中，通過使用垂直離子注入法而對在η—型漂移層12中的在槽部15的底部露出的部分摻雜雜質(zhì)，能夠形成P型柵極層14。
[0084]在單元形成區(qū)域AR31中，在η+型源極層13的表面即上表面，形成有由硅化鎳膜構(gòu)成的源極接觸層17s，在P型柵極層14的表面即上表面，形成有由硅化鎳膜構(gòu)成的柵極接觸層17g。此外，在周邊區(qū)域AR32中，在P型柵極層14中的從側(cè)壁隔離層16露出的部分的表面即上表面，形成有由硅化鎳膜構(gòu)成的柵極接觸層17g。
[0085]以覆蓋在上表面形成了源極接觸層17s的n+型源極層13的方式，形成有層間絕緣膜18。層間絕緣膜18例如由氧化硅膜構(gòu)成。另外，在單元形成區(qū)域AR31中，以覆蓋在上表面形成了源極接觸層17s的n+型源極層13以及在上表面形成了柵極接觸層17g的P型柵極層14的方式，形成有層間絕緣膜18。另一方面，在周邊區(qū)域AR32中，以覆蓋在上表面形成了柵極接觸層17g的P型柵極層14以及η—型漂移層12的方式，形成有層間絕緣膜18。
[0086]在單元形成區(qū)域AR31中，在層間絕緣膜18中，形成有貫通層間絕緣膜18而到達源極接觸層17s的接觸孔18s。在單元形成區(qū)域AR31中，在接觸孔18s的內(nèi)部以及層間絕緣膜18上，形成有源電極3 s。因此，源極接觸層17 s經(jīng)由接觸孔18s而與源電極3s進行電連接。源電極3s例如由以鋁(Al)作為主分量的金屬膜構(gòu)成。另外，源電極3s以鋁作為主分量意味著源電極3s中的鋁的重量比為50%以上。
[0087]另一方面，在周邊區(qū)域AR32中，在層間絕緣膜18中，形成有貫通層間絕緣膜18而到達柵極接觸層17g的接觸孔18g。在周邊區(qū)域AR32中，在接觸孔18g的內(nèi)部以及層間絕緣膜18上，在與源電極3s同層中形成有柵電極3g。因此，柵極接觸層17g經(jīng)由接觸孔18g而與柵電極3g進行電連接。柵電極3g由與源電極3s同層的金屬膜構(gòu)成，例如由以鋁作為主分量的金屬膜構(gòu)成。
[0088]在單元形成區(qū)域AR31以及周邊區(qū)域AR32中，在層間絕緣膜18上，以覆蓋源電極3s以及柵電極3g的方式，形成有表面保護膜19。在單元形成區(qū)域AR31中，在表面保護膜19中，形成有貫通表面保護膜19而到達源電極3s的開口部19s，由在開口部19s的底部露出的源電極3s形成源極襯墊(pad)。此外，在周邊區(qū)域AR32中，形成有貫通表面保護膜19而到達柵電極3g的開口部19g，由在開口部19g的底部露出的柵電極3g形成柵極襯墊。
[0089]另外，在周邊區(qū)域AR32中，形成有以電場緩沖作為目的的p—型終止層20。？—型終止層20是在周邊區(qū)域AR32中對η—型漂移層12將雜質(zhì)進行離子注入而形成的P型的半導體區(qū)域。
[0090]此外，在周邊區(qū)域AR32中，在ρ—型終止層20的進一步外側(cè)、S卩η+型半導體基板11的外周部，作為保護環(huán)而形成有保護環(huán)布線21(參照圖3)以及η+型保護環(huán)層(省略圖示)。保護環(huán)布線21由與源電極3s以及柵電極3g同層的金屬膜構(gòu)成，例如由以鋁作為主分量的金屬膜構(gòu)成。n+型保護環(huán)層(省略圖示)是在周邊區(qū)域AR32中對n+型半導體基板11的外周部的主面Ila上的η—型漂移層12將雜質(zhì)進行離子注入而形成的η型的半導體區(qū)域。
[0091]在η+型半導體基板11的背面Ilb中，形成有漏電極3d。漏電極3d例如由以硅化鎳作為主分量的導電膜構(gòu)成。這樣，本實施方式I中的結(jié)型FET3是作為具有在η+型半導體基板11的主面Ila側(cè)設(shè)置的源電極3s以及柵電極3g和在η+型半導體基板11的背面Ilb側(cè)設(shè)置的漏電極3d的3個端子元件的開關(guān)元件。
[0092]<形成了MOSFET的半導體芯片的結(jié)構(gòu)>
[0093 ]接著，說明形成了 M0SFET4的半導體芯片2的結(jié)構(gòu)。圖5是表示實施方式I中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的俯視圖。圖6是表示實施方式I中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。在圖5中，為了簡化理解，表示去除表面保護膜39(參照圖6)而透視的狀態(tài)。圖6是沿著圖5的B-B線的剖視圖。以下，作為M0SFET4，例示在硅(Si)基板上形成的縱型MOSFET進行說明。
[0094]如圖5以及圖6所示，M0SFET4即半導體芯片2除了前述的柵電極4g、源電極4s以及漏電極4d之外，還包括n+型半導體基板31、11—型漂移層32、11+型源極層33、？型主體層34以及溝槽柵電極4tg。!!+型半導體基板31是由Si構(gòu)成的半導體基板，η—型漂移層32、n+型源極層33以及P型主體層34是例如由S i構(gòu)成的半導體區(qū)域。即，M0SFET4包括由S i構(gòu)成的半導體基板和在該半導體基板上形成的由Si構(gòu)成的半導體區(qū)域。此外，半導體芯片2包括n+型半導體基板31和在n+型半導體基板31上形成的M0SFET4。
[0095]n+型半導體基板31是成為M0SFET4的漏極區(qū)域的半導體區(qū)域。n+型半導體基板31具有主面31a側(cè)的單元形成區(qū)域AR41和主面31a側(cè)的周邊區(qū)域AR42。單元形成區(qū)域AR41是形成M0SFET4的區(qū)域。與單元形成區(qū)域AR41相比，周邊區(qū)域AR42進一步配置在n+型半導體基板31的周邊側(cè)。
[0096]在單元形成區(qū)域AR41以及周邊區(qū)域AR42中，在n+型半導體基板31的主面31a上，形成有雜質(zhì)濃度比n+型半導體基板31更低的η—型漂移層32。在單元形成區(qū)域AR41以及周邊區(qū)域AR42中，在η—型漂移層32的上層部中，形成有P型主體層34。？型主體層34是成為M0SFET4的溝道區(qū)域的半導體區(qū)域。
[0097]在單元形成區(qū)域AR41中，在P型主體層34的上層部中，形成有雜質(zhì)濃度比η—型漂移層32更高的η+型源極層33。!!+型源極層33是成為M0SFET4的源極區(qū)域的半導體區(qū)域。
[0098]在單元形成區(qū)域AR41中，在η+型源極層33以及P型主體層34中，形成有貫通η+型源極層33以及P型主體層34而到達η—型漂移層32的槽部35。在單元形成區(qū)域AR41中，在槽部35的內(nèi)壁以及η+型源極層33上，形成有例如由氧化硅膜構(gòu)成的絕緣膜36。在絕緣膜36中的在槽部35的內(nèi)壁形成的部分是柵極絕緣膜。在絕緣膜36上，形成有例如由雜質(zhì)通過離子注入而導入的多晶硅膜構(gòu)成的導電膜37。此外，在槽部35內(nèi)，在絕緣膜36上形成有由埋入槽部35的導電膜37構(gòu)成的溝槽柵電極4tg。
[0099]另外，在周邊區(qū)域AR42中，在η—型漂移層32上以及P型主體層34上形成有絕緣膜36，在絕緣膜36上形成有導電膜37，形成有由在絕緣膜36上形成的導電膜37構(gòu)成的保護環(huán)層 37g。
[0100]在單元形成區(qū)域AR41以及周邊區(qū)域AR42中，在η—型漂移層32上、n+型源極層33上以及P型主體層34上，以覆蓋絕緣膜36以及導電膜37的方式形成有層間絕緣膜38。層間絕緣膜38例如由氧化硅膜構(gòu)成。另外，在單元形成區(qū)域AR41中，在n+型源極層33上，以覆蓋絕緣膜36以及溝槽柵電極4tg的方式形成有層間絕緣膜38。另一方面，在周邊區(qū)域AR32中，在η—型漂移層32上以及P型主體層34上，以覆蓋絕緣膜36以及保護環(huán)層37g的方式形成有層間絕緣膜38。
[0101]在單元形成區(qū)域AR41中，在層間絕緣膜38中，形成有貫通層間絕緣膜38以及n+型源極層33而到達P型主體層34的接觸孔38s。在單元形成區(qū)域AR41中，在接觸孔38s的內(nèi)部以及層間絕緣膜38上，形成有源電極4s。因此，n+型源極層33以及P型主體層34經(jīng)由接觸孔38s而與源電極4s進行電連接。源電極4s例如由以鋁(Al)作為主分量的金屬膜構(gòu)成。
[0102]另一方面，在周邊區(qū)域AR42中，在層間絕緣膜38中，形成有貫通層間絕緣膜38而到達保護環(huán)層37g的接觸孔38g。在周邊區(qū)域AR32中，在接觸孔38g的內(nèi)部以及層間絕緣膜38上，在與源電極4s同層中形成有保護環(huán)布線4w。此外，雖然省略圖示，但溝槽柵電極4tg與保護環(huán)布線4w進行電連接，保護環(huán)布線4w與柵電極4g進行電連接。因此，溝槽柵電極4tg經(jīng)由保護環(huán)層37g、接觸孔38g以及保護環(huán)布線4w而與柵電極4g進行電連接。保護環(huán)布線4w由與源電極4s同層的金屬膜構(gòu)成，例如由以鋁作為主分量的金屬膜構(gòu)成。
[0103]在單元形成區(qū)域AR41以及周邊區(qū)域AR42中，在層間絕緣膜38上，以覆蓋源電極4s以及保護環(huán)布線4w的方式形成有表面保護膜39。在單元形成區(qū)域AR41中，在表面保護膜39中，形成有貫通表面保護膜39而到達源電極4s的開口部39s(參照圖5)，由在開口部39s的底部露出的源電極4s形成源極襯墊。此外，在周邊區(qū)域AR42中，形成有貫通表面保護膜39而到達柵電極4g的開口部39g(參照圖5)，由在開口部39g的底部露出的柵電極4g形成柵極襯墊。
[0104]在n+型半導體基板31的背面3Ib中，形成有漏電極4d。漏電極4d例如由以硅化鎳作為主分量的導電膜構(gòu)成。這樣，本實施方式I中的M0SFET4是作為具有在n+型半導體基板31的主面31a側(cè)設(shè)置的源電極4s以及柵電極4g與在n+型半導體基板31的背面31b側(cè)設(shè)置的漏電極4d的3個端子元件的開關(guān)元件。
[0105]<使用半導體裝置的電子系統(tǒng)>
[0106]接著，說明使用本實施方式I的半導體裝置的電子系統(tǒng)。圖7是表示使用實施方式I的半導體裝置的電子系統(tǒng)的一例的電路框圖。
[0107]如圖7所示，使用本實施方式I的半導體裝置的電子系統(tǒng)例如具有作為交流電動機的電動機MOT等的負載、逆變器INV、PFC(功率因數(shù)校正(Power Factor Correct1n))電路PC、電容元件⑶、變流器CNV、電源PS、控制電路CTC、柵極驅(qū)動器DRV。這樣的電子系統(tǒng)是例如空氣調(diào)節(jié)器等的空調(diào)系統(tǒng)。作為電動機Μ0Τ，這里使用三相電動機。三相電動機通過相位不同的三相的電壓而驅(qū)動。
[0108]在圖7所示的電子系統(tǒng)中，電源PS經(jīng)由變流器CNV、PFC電路PC以及電容元件⑶連接到逆變器INV，變流器CNV的直流電壓、即直流功率提供給逆變器INV。由于使變流器CNV介于電源PS與逆變器INV之間，所以電源PS的交流電壓在通過變流器CNV而被變換為適合電動機驅(qū)動的直流電壓之后，提供給逆變器INVIFC電路PC是包括電感器41、FRD(快速恢復二極管(Fast Recovery D1de))42、IGBT(絕緣棚.雙極晶體管(Insulated Gate Bipo IarTransistor) )43以及PFC-1C(集成電路(Integrated Circuit) )44，將電源的功率因數(shù)接近于I的電路。
[0109]在逆變器INV上，經(jīng)由柵極驅(qū)動器DRV而連接有控制電路CTC，基于來自控制電路CTC的控制信號，柵極驅(qū)動器DRV受到控制，根據(jù)來自柵極驅(qū)動器DRV的控制信號，逆變器INV受到控制。即，從電源PS經(jīng)由變流器CNV以及PFC電路PC而對逆變器INV提供直流電壓、即直流功率。并且，被提供的直流電壓、即直流功率能夠通過被控制電路CTC以及柵極驅(qū)動器DRV所控制的逆變器INV而變換為交流電壓、即交流功率，并提供給電動機MOT，驅(qū)動電動機Μ0Τ。
[0110]控制電路CTC內(nèi)置例如MCU(微控制器單元(Micro Controller Unit))這樣的用于控制的半導體芯片。
[0111]在圖7所示的電子系統(tǒng)為例如空調(diào)系統(tǒng)的情況下，電動機MOT是在空氣調(diào)節(jié)器的室外機的壓縮機中具備的電動機或者風扇電動機。
[0112]例如，如使用圖8以及圖9所說明，由逆變器INV和柵極驅(qū)動器DRV形成智能功率模士夬MODl。或者，例如，如使用圖1O以及圖11所說明，由逆變器INV形成功率模塊M0D2。
[0113]在圖7所示的例中，電動機MOT是由U相PHl、V相PH2以及W相PH3構(gòu)成的三相電動機。因此，逆變器INV也是對應(yīng)于由U相PH1、V相PH2以及W相PH3構(gòu)成的三相的逆變器。對應(yīng)于這樣的三相的逆變器INV將由本實施方式I的半導體裝置構(gòu)成的開關(guān)元件SW合計具有6個。即，在電子系統(tǒng)中，具備多個開關(guān)元件SW，多個開關(guān)元件SW的每一個具有結(jié)型FET3(參照圖1)和M0SFET4(參照圖1)，由這些多個開關(guān)元件SW形成逆變器INV。并且，通過逆變器INV，電動機MOT被驅(qū)動。
[0114]另外，在電動機MOT為二相電動機的情況下，逆變器INV將由本實施方式I的半導體裝置構(gòu)成的開關(guān)元件SW合計具有4個。
[0115]在逆變器INV中，相比電動機MOT的輸入電位，將電源電位VDD側(cè)稱為高壓側(cè)。此外，在逆變器INV中，相比電動機MOT的輸入電位，將接地電位GND側(cè)稱為低壓側(cè)。在圖7所示的例中，作為高壓側(cè)的開關(guān)元件SW，使用3個開關(guān)元件SWl，作為低壓側(cè)的開關(guān)元件SW，使用3個開關(guān)元件SW2。
[0116]在高壓側(cè)的3個開關(guān)元件SWl的每一個開關(guān)元件的端子D、端子S以及端子G中，端子D與端子P進行電連接，端子S連接到作為向電動機MOT的輸出端子的端子U、V以及W中的任一個，端子G與柵極驅(qū)動器DRV進行電連接。此外，在低壓側(cè)的3個開關(guān)元件SW2的每一個開關(guān)元件的端子D、端子S以及端子G中，端子D與作為向電動機MOT的輸出端子的端子U、V以及W中的任一個進行電連接，端子S與端子N進行電連接，端子G與柵極驅(qū)動器DRV進行電連接。
[0117]柵極驅(qū)動器DRV對開關(guān)元件SWl以及SW2進行驅(qū)動，使得在U相PHl、V相PH2以及W相PH3的各相中，高壓側(cè)的開關(guān)元件SWl的導通狀態(tài)或者截止狀態(tài)和低壓側(cè)的開關(guān)元件SW2的導通狀態(tài)或者截止狀態(tài)交替地切換。由此，逆變器INV根據(jù)直流電壓而生成交流電壓，并將直流功率變換為交流功率。電動機MOT通過該交流功率而被驅(qū)動。
[0118]<智能功率模塊>
[0119]接著，說明使用本實施方式I的半導體裝置的智能功率模塊。圖8是表示使用實施方式I的半導體裝置的智能功率模塊的一例的電路框圖。圖9是示意性地表示使用實施方式I的半導體裝置的智能功率模塊的一例的俯視圖。另外，圖9表示去除封止樹脂而透視的狀
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[0120]使用本實施方式I的半導體裝置的智能功率模塊由圖7所示的逆變器INV和柵極驅(qū)動器DRV形成。
[0121]如圖8所示，智能功率模塊MODl具有驅(qū)動器塊DBl和逆變器INV。驅(qū)動器塊DBl包括柵極驅(qū)動器DRV。與圖7所示的逆變器INV同樣地，逆變器INV包括3個高壓側(cè)的開關(guān)元件SWl和3個低壓側(cè)的開關(guān)元件SW2。
[0122]此外，智能功率模塊MODl具有端子51?端子75。其中，端子51以及75的各個端子是沒有與外部連接的端子NC。端子55是被輸入用于對U相的高壓側(cè)的開關(guān)元件SWl進行控制的控制信號的端子UP。端子56是被輸入用于對V相的高壓側(cè)的開關(guān)元件SWl進行控制的控制信號的端子VP。端子57是被輸入用于對W相的高壓側(cè)的開關(guān)元件SWl進行控制的控制信號的端子WP 0
[0123]端子58以及63是被輸入電源電位的端子VDD1。端子59以及66是連接到接地電位的端子VSS。端子60是被輸入用于對U相的低壓側(cè)的開關(guān)元件SW2進行控制的控制信號的端子UN。端子61是被輸入用于對V相的低壓側(cè)的開關(guān)元件SW2進行控制的控制信號的端子VN。端子62是被輸入用于對W相的低壓側(cè)的開關(guān)元件SW2進行控制的控制信號的端子WN。端子64是輸出錯誤的端子F0。端子67是用于過熱保護的端子0T。
[0124]端子74是被輸入逆變器INV的電源電位VDD的端子P。端子73是被輸出U相的端子U，端子72是被輸出V相的端子V，端子71是被輸出W相的端子W。端子70是U相連接到接地電位的端子NU，端子69是V相連接到接地電位的端子NV，端子68是W相連接到接地電位的端子NW。
[0125]進一步，如圖9所示，智能功率模塊MODl具有布線基板81和絕緣板82。在布線基板81中，形成有襯墊52p?67p，襯墊52p?67p分別通過鍵合線WA而與端子52?67連接。
[0126]包括各開關(guān)元件SW中的電阻R2的芯片7、包括各開關(guān)元件SW中的二極管DIl的芯片8以及包括各開關(guān)元件SW中的電阻Rl的芯片9搭載在布線基板81上。
[0127]在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片1(結(jié)型FET3)搭載在作為引線的端子74上，在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片2(M0SFET4)分別經(jīng)由絕緣板82搭載在端子74上。
[0128]在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片1(結(jié)型FET3)搭載在作為引線的端子73上，在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板82搭載在端子73上。
[0129]在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片1(結(jié)型FET3)搭載在作為引線的端子72上，在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板82搭載在端子72上。
[0130]在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片1(結(jié)型FET3)搭載在作為引線的端子71上，在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板82搭載在端子71上。
[0131]在6個開關(guān)元件SW的每一個中，半導體芯片1(結(jié)型FET3)的柵電極3g經(jīng)由鍵合線WA而與在布線基板81上形成的襯墊3gp進行電連接。
[0132]在6個開關(guān)元件SW的每一個中，半導體芯片I的源電極3s經(jīng)由鍵合線WA以及絕緣板82而與半導體芯片2(M0SFET4)的漏電極4d(參照圖6)進行電連接。此外，在6個開關(guān)元件SW的每一個中，半導體芯片2的柵電極4g經(jīng)由鍵合線WA而與在布線基板81上形成的襯墊4gp進行電連接。
[0133]在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片I的漏電極3d(參照圖4)與端子74進行電連接。在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子73進行電連接。在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子72進行電連接。在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子71進行電連接。
[0134]在U相的高壓側(cè)的開關(guān)元件SWl中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子73進行電連接。在V相的高壓側(cè)的開關(guān)元件SWl中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子72進行電連接。在W相的高壓側(cè)的開關(guān)元件SWl中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子71進行電連接。
[0135]在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子70進行電連接。在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子69進行電連接。在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子68進行電連接。
[0136]這樣，通過由逆變器INV和柵極驅(qū)動器DRV形成智能功率模塊，能夠?qū)⒛孀兤鱅NV和柵極驅(qū)動器DRV進行一體化、小型化。
[0137]<功率模塊>
[0138]接著，說明使用本實施方式I的半導體裝置的功率模塊。圖10以及圖11是示意性地表示使用實施方式I的半導體裝置的功率模塊的一例的俯視圖。另外，圖10以及圖11表示去除封止樹脂而透視的狀態(tài)。
[0139]使用本實施方式I的半導體裝置的功率模塊M0D2由圖7所示的逆變器INV形成。
[0140]如圖10所示，功率模塊M0D2具有逆變器INV。與圖7所示的逆變器INV同樣地，逆變器INV包括3個高壓側(cè)的開關(guān)元件SWl和3個低壓側(cè)的開關(guān)元件SW2。[0141 ] 進一步，如圖10所示，功率模塊M0D2除了逆變器INV之外，還包括布線基板83和絕緣板84。布線基板83具有作為6個柵極襯墊的端子G、作為6個源極襯墊的端子S、端子68?74、作為3個連接襯墊的端子83ch、作為連接襯墊的端子83cl。另外，在6個端子S中，3個端子S分別為端子70、69以及68。
[0142]與圖8所示的端子74同樣地，端子74是被輸入逆變器INV的電源電位VDD的端子P。此外，與圖8所示的端子73同樣地，端子73是被輸出U相的端子U，與圖8所示的端子72同樣地，端子72是被輸出V相的端子V，與圖8所示的端子71同樣地，端子71是被輸出W相的端子W。與圖8所示的端子70同樣地，端子70是U相連接到接地電位的端子NU，與圖8所示的端子69同樣地，端子69是V相連接到接地電位的端子NV，與圖8所示的端子68同樣地，端子68是W相連接到接地電位的端子NW。
[0143]在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片1(結(jié)型FET3)搭載在端子74上，在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片2(M0SFET4)分別經(jīng)由絕緣板84搭載在端子74上。
[0144]在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I搭載在端子73上，在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板84搭載在端子73上。在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I搭載在端子72上，在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板84搭載在端子72上。在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I搭載在端子71上，在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2經(jīng)由絕緣板84搭載在端子71上。
[0145]在3個高壓側(cè)的開關(guān)元件SWl的每一個中，半導體芯片1(結(jié)型FET3)的柵電極3g經(jīng)由鍵合線WA、端子83ch以及電阻R2(芯片7)而與端子G進行電連接。此外，在3個高壓側(cè)的開關(guān)元件SWl的每一個中，半導體芯片I的柵電極3g經(jīng)由鍵合線WA、端子83ch以及二極管DIl(芯片8)而與端子S進行電連接。
[0146]在3個低壓側(cè)的開關(guān)元件SW2的每一個中，半導體芯片1(結(jié)型FET3)的柵電極3g經(jīng)由鍵合線WA、端子83cl以及電阻R2(芯片7)而與端子G進行電連接。此外，在3個低壓側(cè)的開關(guān)元件SW2的每一個中，半導體芯片I的柵電極3g經(jīng)由鍵合線WA、端子83cl以及二極管DIl(芯片8)而與端子S進行電連接。
[0147]在6個開關(guān)元件SW的每一個中，半導體芯片I的源電極3s經(jīng)由鍵合線WA以及絕緣板84而與半導體芯片2(M0SFET4)的漏電極4d(參照圖6)進行電連接。此外，在6個開關(guān)元件SW的每一個中，半導體芯片2的柵電極4g經(jīng)由鍵合線WA而與端子G進行電連接。
[0148]在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片I的漏電極3d(參照圖4)與端子74進行電連接。在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子73進行電連接。在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子72進行電連接。在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片I的漏電極3d(參照圖4)與端子71進行電連接。
[0149]在3個高壓側(cè)的開關(guān)元件SWl的每一個中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子S進行電連接。在U相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子70進行電連接。在V相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子69進行電連接。在W相的低壓側(cè)的開關(guān)元件SW2中包含的半導體芯片2的源電極4s經(jīng)由鍵合線WA而與端子68進行電連接。
[0150]這樣，通過由逆變器INV形成功率模塊，能夠?qū)⒛孀兤鱅NV進行一體化、小型化。
[0151]另外，如圖11所示，也可以替代絕緣板84(參照圖10)，而是設(shè)置有與端子74分別電絕緣且分別搭載有3個高壓側(cè)的開關(guān)元件SWl的各自的半導體芯片2的3個端子84a。此外，也可以替代絕緣板84(參照圖10)，而是設(shè)置有與端子73、72以及71分別電絕緣且分別搭載有3個低壓側(cè)的開關(guān)元件SW2的各自的半導體芯片2的3個端子84a。
[0152]此外，如圖10以及圖11所示，也可以在布線基板83上設(shè)置有熱敏電阻85。
[0153]<結(jié)型FET的導通電阻>
[0154]接著，一邊與比較例的半導體裝置進行對比，一邊說明實施方式I的半導體裝置中的結(jié)型FET的導通電阻。圖12是表示比較例的半導體裝置的結(jié)構(gòu)的電路圖。圖13是表示比較例中的形成了結(jié)型FET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。另外，圖13所示的比較例中的半導體芯片的結(jié)構(gòu)與圖4所示的實施方式I中的半導體芯片的結(jié)構(gòu)相同。此外，圖13由箭頭ElOl示出在開關(guān)元件為導通狀態(tài)時在結(jié)型FET3中電子流過的情況。
[0155]如圖12所示，與實施方式I的半導體裝置同樣地，比較例的半導體裝置也具有半導體芯片1、半導體芯片2、端子G、端子D。在半導體芯片I中，形成有常開型的結(jié)型FET3，在半導體芯片2中，形成有常閉型的M0SFET4。在比較例的半導體裝置中，也與實施方式I的半導體裝置同樣地，結(jié)型FET3和M0SFET4在端子D和接地電位之間串聯(lián)地連接。即，與實施方式I的半導體裝置同樣地，比較例的半導體裝置也在端子D和接地電位之間具有共源共柵連接的結(jié)型 FET3 和 M0SFET4。
[0156]另一方面，在比較例I中，與實施方式I不同地，結(jié)型FET3的柵電極3g沒有與M0SFET4的柵電極4g進行電連接，而是與M0SFET4的源電極4s進行電連接。此外，在圖12所示的例中，結(jié)型FET3的柵電極3g接地。
[0157]在這樣的情況下，在開關(guān)元件為導通狀態(tài)時，結(jié)型FET3的柵電極3g的電位為接地電位、即0V。另外，由于結(jié)型FET3是常開型的結(jié)型FET，所以在施加到柵電極3g的電壓為OV時為導通狀態(tài)。此外，在結(jié)型FET3為導通狀態(tài)時，在結(jié)型FET3中，作為電荷載體的電子如箭頭ElOl所示那樣從n+型源極層13通過η—型漂移層12中的位于相鄰的P型柵極層14之間的部分流到作為漏極區(qū)域的η+型半導體基板11。
[0158]另外，在施加到柵電極3g的電壓為OV時，如圖13所示，在結(jié)型FET3中，在η—型漂移層12中的與P型柵極層14相鄰的部分，容易形成耗盡層DL。由此，在俯視時，在與P型柵極層14的延伸方向(第一方向)交叉、優(yōu)選為正交的方向(第二方向)上，在η—型漂移層12的位于相鄰的P型柵極層14之間的部分中，電子能夠流過的部分的寬度、所謂的有效的源極寬度變窄，結(jié)型FET3的導通電阻增加。
[0159]為了降低上述的導通電阻，考慮擴大相鄰的2個P型柵極層14之間的間隔。但是，在擴大了相鄰的2個P型柵極層14之間的間隔的情況下，結(jié)型FET3的耐壓降低。因此，關(guān)于在比較例的半導體裝置中包含的結(jié)型FET3，提高耐壓且降低導通電阻是困難的。
[0160]如前所述，與實施方式I的半導體裝置同樣地，比較例的半導體裝置在端子D和接地電位之間具有共源共柵連接的結(jié)型FET3和M0SFET4。因此，若在進行了共源共柵連接的結(jié)型FET3以及M0SFET4中的一個結(jié)型FET3的導通電阻增加，則半導體裝置整體的導通電阻增加。[0161 ] 在比較例中，也與實施方式I同樣地，M0SFET4包括由Si構(gòu)成的半導體區(qū)域，結(jié)型FET3包括例如由作為帶隙比Si更大的半導體的SiC構(gòu)成的半導體區(qū)域。在這樣的情況下，結(jié)型FET3的耐壓比M0SFET4的耐壓更大。具體而言，結(jié)型FET3的耐壓被設(shè)定為M0SFET4的耐壓的10倍左右。因此，在進行了共源共柵連接的結(jié)型FET3以及M0SFET4中，若具有比M0SFET4具有的耐壓更大的耐壓的結(jié)型FET3的耐壓減少，則半導體裝置整體的耐壓減少。
[0162]這樣，關(guān)于比較例的半導體裝置，由于結(jié)型FET3的柵電極3g與M0SFET4的源電極4s連接，所以提高耐壓且降低導通電阻是困難的。
[0163]<本實施方式的主要的特征和效果>
[0164]另一方面，在本實施方式I的半導體裝置中，結(jié)型FET3的柵電極3g與M0SFET4的柵電極4g進行電連接。
[0165]由此，在M0SFET4為導通狀態(tài)時，結(jié)型FET3的柵電極3g的電位不是接地電位、S卩0V，而是在結(jié)型FET3的柵電極3g中被施加正的電壓。此時，如在圖4中沒有示出耗盡層DL (參照圖13)所示，在結(jié)型FET3中，在η—型漂移層12中的與P型柵極層14相鄰的部分，難以形成耗盡層DL。
[0166]由此，在俯視時，在與P型柵極層14的延伸方向(第一方向)交叉、優(yōu)選為正交的方向(第二方向)上，在η—型漂移層12的位于相鄰的P型柵極層14之間的部分中，電子能夠流過的部分的寬度、所謂的有效的源極寬度變寬，結(jié)型FET3的導通電阻減少。因此，在本實施方式I中，由于不需要為了降低導通電阻而擴大相鄰的2個P型柵極層14之間的間隔，所以結(jié)型FET3的耐壓難以降低。因此，在本實施方式I的半導體裝置中包含的結(jié)型FET3中，能夠提高耐壓且降低導通電阻。
[0167]此外，在本實施方式I的半導體裝置中，包括由Si構(gòu)成的半導體區(qū)域的M0SFET4和包括由作為帶隙比Si更大的半導體的SiC構(gòu)成的半導體區(qū)域的結(jié)型FET3進行共源共柵連接。并且，結(jié)型FET3具有比M0SFET4具有的耐壓更大的耐壓。因此，在本實施方式I中，通過提高結(jié)型FET3的耐壓且降低結(jié)型FET3的導通電阻，能夠提高半導體裝置的耐壓且降低半導體裝置的導通電阻。
[0168]這里，反過來想的話，能夠縮窄用于確保一定的耐壓的源極寬度意味著即使不那么提高源極寬度的尺寸精度也能夠確保一定的耐壓。因此，能夠提高制造工序中的成品率，降低半導體裝置的制造成本。
[0169]此外，通過降低導通電阻，能夠提高結(jié)型FET3的電流密度。因此，能夠降低用于確保期望的電流量的芯片尺寸(芯片面積)，能夠?qū)雽w裝置進行小型化。此外，通過伴隨著芯片尺寸的降低而分割I(lǐng)張晶片而制造的芯片的個數(shù)增加，能夠降低半導體裝置的制造成本。
[0170]進一步，通過這樣降低半導體裝置的制造成本，在作為半導體裝置而使用進行了共源共柵連接的結(jié)型FET和MOSFET的情況下，與作為半導體裝置而使用了例如IGBT等其他的功率晶體管的情況相比，能夠進一步將原本具有的制造成本的優(yōu)點變得顯著。
[0171]另外，優(yōu)選地，結(jié)型FET3的柵電極3g經(jīng)由電壓控制元件6而與M0SFET4的柵電極4g進行電連接。此外，進一步優(yōu)選地，電壓控制元件6例如包括電阻R2和二極管DIl，結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與M0SFET4的柵電極4g進行電連接，且經(jīng)由二極管DIl而接地或者與M0SFET4的源電極4s進行電連接。
[0172]由此，例如在被施加15V左右的正的電壓而M0SFET4成為導通狀態(tài)時，在結(jié)型FET3的柵電極3g中，被施加等于二極管DII的內(nèi)置電位的一定的電壓。因此，除了能夠降低結(jié)型FET3的導通電阻之外，還能夠穩(wěn)定地控制結(jié)型FET3的導通電阻。
[0173]例如在二極管DIl具有由硅構(gòu)成的pn結(jié)，如前所述，在結(jié)型FET3的柵電極3g中被施加0.6?0.7V左右的電壓的情況下，與在結(jié)型FET3的柵電極3g中被施加OV左右的電壓的情況相比，能夠?qū)⒔Y(jié)型FET3的導通電阻降低30%左右。
[0174]<半導體裝置的第一變形例>
[0175]在實施方式I的半導體裝置中，電壓控制元件6包括電阻R2和二極管DIl，結(jié)型FET3的柵電極3g經(jīng)由二極管DIl而接地或者與M0SFET4的源電極4s進行電連接。另一方面，也可以是電壓控制元件6雖然包括電阻R2但不包括二極管DI1。將這樣的例作為實施方式I的第一變形例的半導體裝置進行說明。另外，以下，主要說明與實施方式I的半導體裝置不同的點。
[0176]圖14是表示實施方式I的第一變形例的半導體裝置的結(jié)構(gòu)的電路圖。
[0177]如圖14所示，電壓控制元件6即電壓施加部6a例如雖然包括電阻R2但不包括二極管DI1(參照圖1)。結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與端子G進行電連接。即，結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與M0SFET4的柵電極4g進行電連接。
[0178]在這樣的情況下，在對端子GS卩M0SFET4的柵電極4g施加例如15V左右的正的電壓而M0SFET4成為導通狀態(tài)時，在結(jié)型FET3的柵電極3g中，被施加大致等于對M0SFET4的柵電極4g施加的電壓的電壓、即正的電壓。此時，如圖4所示，在結(jié)型FET3中，在η—型漂移層12中的與P型柵極層14相鄰的部分，也不會形成耗盡層DL(參照圖13)。因此，在本第一變形例中，也與實施方式I同樣地，不需要為了降低導通電阻而擴大相鄰的2個P型柵極層14之間的間隔，結(jié)型FET3的耐壓不會降低。因此，在本第一變形例的半導體裝置中，也能夠與實施方式I的半導體裝置同樣地，提高耐壓且降低導通電阻。
[0179]此外，在本第一變形例中，由于電壓控制元件6雖然包括電阻R2但不包括二極管DI1(參照圖1)，所以與實施方式I相比，能夠簡化電壓控制元件6的結(jié)構(gòu)。
[0180]另外，在本第一變形例中，與實施方式I相比，由于對結(jié)型FET3的柵電極3g施加的電壓提高，所以對由P型柵極層14和η—型漂移層12所形成的pn二極管以正向被施加電壓，存在該pn 二極管成為導通狀態(tài)的顧慮。因此，在不存在pn 二極管成為導通狀態(tài)的顧慮，例如不存在SiC中的疊層缺陷所引起的通電劣化的顧慮這一點上，與本第一變形例的半導體裝置相比，優(yōu)選實施方式I的半導體裝置。
[0181]<實施方式I的半導體裝置的第二變形例>
[0182]在實施方式I的半導體裝置中，結(jié)型FET3的柵電極3g與M0SFET4的柵電極4g進行電連接。另一方面，在結(jié)型FET3的柵電極3g中，在M0SFET4為導通狀態(tài)時，被施加與為了將結(jié)型FET3設(shè)為截止狀態(tài)而對結(jié)型FET3的柵電極3g施加的電壓的極性相反的極性的電壓即可。將這樣的例作為實施方式I的第二變形例的半導體裝置進行說明。另外，以下，主要說明與實施方式I的半導體裝置不同的點。
[0183]圖15是表示實施方式I的第二變形例的半導體裝置的結(jié)構(gòu)的電路圖。
[0184]如圖15所示，電壓控制元件6也可以不與端子G、即M0SFET4的柵電極4g進行電連接，例如也可以與不與端子G直接電連接的端子進行連接。
[0185]此外，在本第一變形例中，電壓控制元件6是對結(jié)型FET3的柵電極3g施加電壓的電壓施加部6a。電壓施加部6a將與為了將結(jié)型FET3設(shè)為截止狀態(tài)而施加到結(jié)型FET3的柵電極3g的電壓的極性相反的極性的電壓，在M0SFET4為導通狀態(tài)時施加到結(jié)型FET3的柵電極3g。換言之，電壓施加部6a將與在將結(jié)型FET3設(shè)為截止狀態(tài)時施加到結(jié)型FET3的柵電極3g的電壓的極性相反的極性的電壓，在M0SFET4為導通狀態(tài)時施加到結(jié)型FET3的柵電極3g。另外，如實施方式I的半導體裝置所示，在結(jié)型FET3為η溝道型的情況下，將結(jié)型FET3設(shè)為截止狀態(tài)時施加到結(jié)型FET3的柵電極3g的電壓的極性為負。
[0186]作為這樣的電壓施加部6a的電壓控制元件6的一例，舉出如下的電壓施加電路:在M0SFET4為導通狀態(tài)時，例如與施加到端子G的電壓同步地，將與施加到M0SFET4的柵電極3g的電壓的極性相同極性的電壓施加到結(jié)型FET3的柵電極3g。除此之外，能夠使用各種電壓施加電路或者電壓控制元件。
[0187]在本第二變形例中，也與實施方式I同樣地，在結(jié)型FET3為導通狀態(tài)時，在的η一型漂移層12中的與P型柵極層14相鄰的部分，不會形成耗盡層DL(參照圖13)。因此，不需要為了降低結(jié)型FET3的導通電阻而擴大相鄰的2個P型柵極層14之間的間隔，結(jié)型FET3的耐壓不會降低。因此，關(guān)于本第二變形例的半導體裝置，也能夠與實施方式I的半導體裝置同樣地，提高耐壓且降低導通電阻。
[ΟΙ88](實施方式2)
[0189]在實施方式I的半導體裝置中，電壓控制元件6包括I個二極管，結(jié)型FET3的柵電極3g經(jīng)由二極管而接地或者與M0SFET4的源電極4s進行電連接。另一方面，電壓控制元件6也可以包括2個二極管。將這樣的例作為實施方式2的半導體裝置進行說明。另外，以下，主要說明與實施方式I的半導體裝置不同的點。
[0190]圖16是表示實施方式2的半導體裝置的結(jié)構(gòu)的電路圖。
[0191]如圖16所示，電壓控制元件6例如包括電阻R2、二極管DIl以及DI2。結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與端子G進行電連接。即，結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與M0SFET4的柵電極4g進行電連接。
[0192]二極管DII的陽極8a經(jīng)由二極管DI2而與電阻R2的柵電極3g側(cè)進行電連接，二極管012的陽極883與電阻1?2的柵電極38側(cè)進行電連接。二極管012的陰極88(3與二極管011的陽極8a進行電連接，二極管DII的陰極8c接地。即，由多個二極管DII以及DI2構(gòu)成的多個二極管串聯(lián)地連接在電阻R2的柵電極3g側(cè)與接地電位之間。與二極管DII同樣地，二極管DI2具有例如由P型的硅和η型的硅構(gòu)成的pn結(jié)。
[0193]另外，二極管DIl的陰極Sc如使用前述的圖1以及圖2所說明，可以不接地，也可以與M0SFET4的源電極4s進行電連接。
[0194]在本實施方式2中，例如被施加15V左右的正的電壓而M0SFET4成為導通狀態(tài)時，在結(jié)型FET3的柵電極3g中，被施加等于二極管DIl的內(nèi)置電位的2倍的一定的電壓。即，在結(jié)型FET3的柵電極3g中，被施加1.2?1.4V左右的一定的電壓。因此，在本實施方式2中，能夠?qū)⒔Y(jié)型FET3的導通電阻穩(wěn)定地控制作為比實施方式I中的結(jié)型FET3的導通電阻更小的導通電阻。
[0195]S卩，在本實施方式2中，與實施方式I相比，在結(jié)型FET3為導通狀態(tài)時，在η—型漂移層12中的與P型柵極層14相鄰的部分，更加難以形成耗盡層DL(參照圖13)。因此，由于更加不需要為了降低結(jié)型FET3的導通電阻而擴大相鄰的2個p型柵極層14之間的間隔，結(jié)型FET3的耐壓更加難以降低。因此，關(guān)于本實施方式2的半導體裝置，能夠與實施方式I的半導體裝置相比，進一步提高耐壓且進一步降低導通電阻。
[0196]另外，在本實施方式2中，也與實施方式I同樣地，在M0SFET4為截止狀態(tài)時，通過例如對M0SFET4的柵電極4g施加OV的電壓，而對結(jié)型FET3的柵電極3g也施加OV的電壓。
[0197]此外，在電壓控制元件6中包含的二極管的個數(shù)并不限定于2個。即，在電阻R2的柵電極3g側(cè)與接地電位之間串聯(lián)地連接的二極管的個數(shù)也可以是3個以上。通過對在電阻R2的柵電極3g側(cè)與接地電位之間串聯(lián)地連接的二極管的個數(shù)進行調(diào)整，能夠在M0SFET4成為導通狀態(tài)時自由地將施加到結(jié)型FET3的柵電極3g的電壓調(diào)整成為內(nèi)置電位的多倍。
[0198](實施方式3)
[0199]在實施方式I的半導體裝置中，半導體裝置具有芯片7和芯片8，芯片7包括電阻R2，芯片8包括二極管DIl。另一方面，包括M0SFET4的半導體芯片2也可以包括電阻R2以及二極管DI1。即，M0SFET4、電阻R2以及二極管DIl也可以形成在同一個半導體芯片2內(nèi)。將這樣的例作為實施方式3的半導體裝置進行說明。另外，以下，主要說明與實施方式I的半導體裝置不同的點。
[0200]<半導體裝置的電路結(jié)構(gòu)>
[0201]圖17是表示實施方式3的半導體裝置的結(jié)構(gòu)的電路圖。
[0202]如圖17所示，本實施方式3的半導體裝置除了M0SFET4、電阻R2以及二極管DIl形成在同一個半導體芯片2內(nèi)的點之外，能夠設(shè)為與實施方式I的半導體裝置同樣。因此，在本實施方式3中，也與實施方式I同樣地，電壓控制元件6例如包括電阻R2和二極管DIl。結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與端子G進行電連接。即，結(jié)型FET3的柵電極3g經(jīng)由電阻R2而與M0SFET4的柵電極4g進行電連接。
[0203]另一方面，與實施方式I的半導體裝置不同地，本實施方式3的半導體裝置不具有芯片7 (參照圖1)和芯片8 (參照圖1)。并且，在半導體芯片2中，形成有M0SFET4、電阻R2以及二極管DI1。由此，如使用后述的圖18?圖22所說明，能夠減少組裝智能功率模塊或者功率模塊時的搭載部件數(shù)，能夠降低制造成本。此外，智能功率模塊或者功率模塊的布線基板內(nèi)的端子的配置等的設(shè)計變得容易。
[0204]<形成了MOSFET的半導體芯片的結(jié)構(gòu)>
[0205]接著，說明形成了M0SFET4的半導體芯片2的結(jié)構(gòu)。圖18是表示實施方式3中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的俯視圖。圖19是表示實施方式3中的形成了MOSFET的半導體芯片的結(jié)構(gòu)的主要部分剖視圖。在圖18中，為了簡化理解，表示去除表面保護膜39(參照圖19)而透視的狀態(tài)。圖19是沿著圖18的C-C線的剖視圖。以下，作為M0SFET4，例示在硅(Si)基板上形成的縱型MOSFET進行說明，主要說明與在實施方式I中使用圖5以及圖6所說明的半導體芯片2不同的點。
[0206]本實施方式3的半導體芯片2的單元形成區(qū)域AR41中的結(jié)構(gòu)與使用圖5以及圖6所說明的實施方式I的半導體芯片2的單元形成區(qū)域AR41中的結(jié)構(gòu)同樣，省略說明。
[0207]另一方面，在本實施方式3中，n+型半導體基板31除了主面31a側(cè)的單元形成區(qū)域AR41和主面31a側(cè)的周邊區(qū)域AR42之外，還具有主面31a側(cè)的二極管形成區(qū)域AR43和主面3 Ia側(cè)的電阻形成區(qū)域AR44。二極管形成區(qū)域AR43是形成二極管DII的區(qū)域，電阻形成區(qū)域AR44是形成電阻R2的區(qū)域。與單元形成區(qū)域AR41相比，二極管形成區(qū)域AR43以及電阻形成區(qū)域AR44進一步配置在n+型半導體基板31的周邊側(cè)，例如配置成被周邊區(qū)域AR42所包圍。
[0208]在二極管形成區(qū)域AR43以及電阻形成區(qū)域AR44中，與周邊區(qū)域AR42同樣地，在n+型半導體基板31的主面31a上，形成有雜質(zhì)濃度比n+型半導體基板31更低的η—型漂移層32。在η—型漂移層32上，形成有絕緣膜36。
[0209]在二極管形成區(qū)域AR43中，在絕緣膜36上，例如由P型的雜質(zhì)通過離子注入而導入的多晶硅膜構(gòu)成的P型的半導體區(qū)域37ρ和例如由η型的雜質(zhì)通過離子注入而導入的多晶硅膜構(gòu)成的η型的半導體區(qū)域37η相互相鄰而形成。由P型的半導體區(qū)域37ρ和η型的半導體區(qū)域37η形成二極管DIl。此外，在電阻形成區(qū)域AR44中，在絕緣膜36上，形成有例如由雜質(zhì)通過離子注入而導入的多晶硅膜構(gòu)成的電阻膜37r。由電阻膜37r形成電阻R2。即，半導體芯片2包括在n+型半導體基板31上形成的電阻R2和在n+型半導體基板31上形成的二極管DI1。
[0210]在二極管形成區(qū)域AR43中，層間絕緣膜38在η—型漂移層32上以覆蓋絕緣膜36、p型的半導體區(qū)域37p以及η型的半導體區(qū)域37η的方式形成。在電阻形成區(qū)域AR44中，層間絕緣膜38在η—型漂移層32上以覆蓋絕緣膜36以及電阻膜37r的方式形成。
[0211]在二極管形成區(qū)域AR43中，在層間絕緣膜38中，形成有貫通層間絕緣膜38而到達P型的半導體區(qū)域37p的接觸孔38p以及貫通層間絕緣膜38而到達η型的半導體區(qū)域37η的接觸孔38η。在電阻形成區(qū)域AR44中，形成有貫通層間絕緣膜38而到達電阻膜37r的接觸孔38rl 以及 38r2。
[0212]在單元形成區(qū)域AR41、周邊區(qū)域AR42以及二極管形成區(qū)域AR43中，在接觸孔38s及38η的內(nèi)部以及層間絕緣膜38上形成有源電極4s。此外，源電極4s經(jīng)由接觸孔38η而與η型的半導體區(qū)域37η進行電連接。
[0213]在二極管形成區(qū)域AR43以及電阻形成區(qū)域AR44中，在接觸孔38ρ及38r2的內(nèi)部以及層間絕緣膜38上形成有柵極偏壓電極4gb。此外，電阻膜37r經(jīng)由接觸孔38r2、柵極偏壓電極4gb以及接觸孔38p而與P型的半導體區(qū)域37p進行電連接。柵極偏壓電極4gb由與源電極3s同層的金屬膜構(gòu)成，例如由以鋁作為主分量的金屬膜構(gòu)成。
[0214]在周邊區(qū)域AR42以及電阻形成區(qū)域AR44中，在接觸孔38g及38rl的內(nèi)部以及層間絕緣膜38上形成有保護環(huán)布線4w。此外，保護環(huán)布線4w經(jīng)由接觸孔38rl而與電阻膜37r進行電連接。
[0215]在單元形成區(qū)域AR41、周邊區(qū)域AR42、二極管形成區(qū)域AR43以及電阻形成區(qū)域AR44中，在層間絕緣膜38上以覆蓋源電極4s、柵極偏壓電極4gb以及保護環(huán)布線4w的方式形成有表面保護膜39。在二極管形成區(qū)域AR43以及電阻形成區(qū)域AR44中，在表面保護膜39中，形成有貫通表面保護膜39而到達柵極偏壓電極4gb的開口部39gb，由在開口部39gb的底部露出的柵極偏壓電極4gb形成柵極偏壓襯墊。
[0216]通過具有這樣的結(jié)構(gòu)，能夠在同一個半導體芯片2內(nèi)形成M0SFET4、電阻R2以及二極管DI I。
[0217]<智能功率模塊>
[0218]接著，說明使用本實施方式3的半導體裝置的智能功率模塊。圖20是示意性地表示使用實施方式3的半導體裝置的智能功率模塊的一例的俯視圖。另外，圖20表示去除封止樹脂而透視的狀態(tài)。此外，以下，主要說明與在實施方式I中使用圖9所說明的智能功率模塊不同的點。
[0219]在本實施方式3中，如使用圖19所說明，電阻R2以及二極管DIl形成在半導體芯片2的內(nèi)部。因此，如圖20所示，在實施方式3中的智能功率模塊MODI中，與使用圖9所說明的實施方式I中的智能功率模塊MODI不同，包括電阻R2的芯片7 (參照圖9)以及包括二極管D11的芯片8(參照圖9)沒有搭載在布線基板81上。
[0220]此時，在6個開關(guān)元件SW的每一個中，半導體芯片I(結(jié)型FET3)的柵電極3g沒有與在布線基板81上形成的襯墊3gp連接，經(jīng)由鍵合線WA而與半導體芯片2(M0SFET4)的柵極偏壓電極4gb進行電連接。
[0221]通過這樣的結(jié)構(gòu)，能夠減少組裝智能功率模塊時的搭載部件數(shù)，能夠降低制造成本。此外，智能功率模塊的布線基板內(nèi)的端子的配置等的設(shè)計變得容易。
[0222]另外，在圖20中，關(guān)于包括各開關(guān)元件SW中的電阻Rl的芯片9(參照圖9)，例如因形成在半導體芯片2內(nèi)等的理由，表示沒有在布線基板81上搭載的例。
[0223]<功率模塊>
[0224]接著，說明使用本實施方式3的半導體裝置的功率模塊。圖21以及圖22是示意性地表示使用實施方式3的半導體裝置的功率模塊的一例的俯視圖。另外，圖21以及圖22表示去除封止樹脂而透視的狀態(tài)。此外，以下，主要說明與在實施方式I中使用圖10以及圖11所說明的功率模塊不同的點。
[0225]在本實施方式3中，如使用圖19所說明，電阻R2以及二極管DIl形成在半導體芯片2的內(nèi)部。因此，如圖21所示，在實施方式3中的功率模塊M0D2中，與使用圖1O所說明的實施方式I中的功率模塊M0D2不同，包括電阻R2的芯片7(參照圖10)以及包括二極管DII的芯片8(參照圖1O)沒有搭載在布線基板83上。
[0226]此時，在3個高壓側(cè)的開關(guān)元件SWl的每一個中，半導體芯片1(結(jié)型FET3)的柵電極3g沒有與端子83ch連接，經(jīng)由鍵合線WA以及絕緣板84b而與半導體芯片2(M0SFET4)的柵極偏壓電極4gb進行電連接。
[0227]此外，在3個低壓側(cè)的開關(guān)元件SW2的每一個中，半導體芯片I的柵電極3g沒有與端子83cl連接，經(jīng)由鍵合線WA以及絕緣板84b而與半導體芯片2的柵極偏壓電極4gb進行電連接。
[0228]通過這樣的結(jié)構(gòu)，能夠減少組裝功率模塊時的搭載部件數(shù)，能夠降低制造成本。此夕卜，功率模塊的布線基板內(nèi)的端子的配置等的設(shè)計變得容易。
[0229]另外，如圖22所示，也可以替代絕緣板84以及84b(參照圖21)，而是設(shè)置有與端子74分別電絕緣且分別搭載有3個高壓側(cè)的開關(guān)元件SWl的各自的半導體芯片2的3個端子84a。此外，也可以替代絕緣板84以及84b(參照圖21)，而是設(shè)置有與端子73、72以及71分別電絕緣且分別搭載有3個低壓側(cè)的開關(guān)元件SW2的各自的半導體芯片2的3個端子84a。
[0230]<本實施方式的主要的特征和效果>
[0231]本實施方式3的半導體裝置由于具備與實施方式I的半導體裝置同樣的特征，所以具有與實施方式I的半導體裝置具有的效果同樣的效果。
[0232]除此之外，在本實施方式3的半導體裝置中，與實施方式I的半導體裝置不同，M0SFET4、電阻R2以及二極管DIl形成在同一個半導體芯片內(nèi)。由此，能夠減少組裝智能功率模塊或者功率模塊時的搭載部件數(shù)，能夠降低制造成本。此外，智能功率模塊或者功率模塊的布線基板內(nèi)的端子的配置等的設(shè)計變得容易。
[0233]以上，基于實施方式具體說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于所述實施方式，在不脫離其宗旨的范圍內(nèi)能夠進行各種變更是理所當然的。
[0234]標號說明
[0235]1、2半導體芯片
[0236]3 結(jié)型FET
[0237]3d、4d 漏電極
[0238]3g、4g 柵電極
[0239]3gp、4gp 襯墊
[0240]3s、4s 源電極
[0241]4 MOSFET
[0242]4gb柵極偏壓電極
[0243]4tg溝槽柵電極
[0244]4w保護環(huán)布線
[0245]5 二極管
[0246]5a、8a、8sa 陽極
[0247]5c、8c、8sc 陰極
[0248]6電壓控制元件
[0249]6a電壓施加部
[0250]7、8、9 芯片
[0251]11、31 n+型半導體基板
[0252]lla、31a 主面
[0253]llb、31b 背面
[0254]12、32 η—型漂移層
[0255]13、33 η+型源極層
[0256]14 P型柵極層
[0257]15、35 槽部
[0258]16側(cè)壁隔離層
[0259]17g柵極接觸層
[0260]17s源極接觸層
[0261]18、38層間絕緣膜
[0262]18g、18s 接觸孔
[0263]19,39表面保護膜
[0264]19g、19s、39g、39gb、39s 開口部
[0265]20 p—型終止層
[0266]21保護環(huán)布線
[0267]34 P型主體層
[0268]36絕緣膜
[0269]37導電膜
[0270]37g保護環(huán)層
[0271]37n、37p半導體區(qū)域
[0272]37r電阻膜
[0273]38g、38n、38p、38rl、38r2、38s 接觸孔
[0274]41電感器
[0275]42 FRD
[0276]43 IGBT
[0277]44 PFC-1C
[0278]51 ?75 端子
[0279]52p?67p 襯墊
[0280]81、83布線基板
[0281]82、84、84b 絕緣板
[0282]83ch、83cl、84a 端子
[0283]85熱敏電阻
[0284]AR3UAR41單元形成區(qū)域
[0285]AR32、AR42 周邊區(qū)域
[0286]AR43 二極管形成區(qū)域
[0287]AR44電阻形成區(qū)域
[0288]CD電容元件
[0289]CNV變流器
[0290]CTC控制電路
[0291]D 端子
[0292]DBl驅(qū)動器塊
[0293]DIUDI2 二極管
[0294]DL耗盡層
[0295]DRV柵極驅(qū)動器
[0296]El 箭頭
[0297]F0、G 端子
[0298]GND接地電位
[0299]INV逆變器
[0300]MODl智能功率模塊[0301 ]M0D2功率模塊
[0302]MOT電動機
[0303]N、NC、NU、NV、NW、OT、P、S 端子
[0304]PC PFC電路
[0305]PHl U相
[0306]PH2 V相
[0307]PH3 W相
[0308]PS 電源
[0309]R1、R2 電阻
[0310]Sff^SffUSff2 開關(guān)元件
[0311]U、UN、UP、V、VDD1、VN、VP、VSS 端子
[0312]VDD電源電位
[0313]W、WN、WP 端子
[0314]WA鍵合線。
【主權(quán)項】
1.一種半導體裝置，具備: 具有第一柵電極、第一源電極以及第一漏電極的常開型的結(jié)型FET;以及 具有第二柵電極、第二源電極以及第二漏電極的常閉型的MOSFET， 所述第一源電極與所述第二漏電極進行電連接，從而所述結(jié)型FET與所述MOSFET串聯(lián)地連接， 所述第一柵電極與所述第二柵電極進行電連接。2.如權(quán)利要求1所述的半導體裝置，其中， 具備對施加到所述第一柵電極的電壓進行控制的電壓控制元件， 所述第一柵電極經(jīng)由所述電壓控制元件而與所述第二柵電極進行電連接。3.如權(quán)利要求2所述的半導體裝置，其中， 所述電壓控制元件包括電阻， 所述第一柵電極經(jīng)由所述電阻而與所述第二柵電極進行電連接。4.如權(quán)利要求3所述的半導體裝置，其中， 所述電壓控制元件包括第一二極管， 所述第一二極管的第一陽極與所述電阻的所述第一柵電極側(cè)進行電連接， 所述第一二極管的第一陰極與所述MOSFET的所述第二源電極進行電連接。5.如權(quán)利要求4所述的半導體裝置，其中， 所述電壓控制元件包括第二二極管， 所述第一陽極經(jīng)由所述第二二極管而與所述電阻的所述第一柵電極側(cè)進行電連接， 所述第二二極管的第二陽極與所述電阻的所述第一柵電極側(cè)進行電連接， 所述第二二極管的第二陰極與所述第一陽極進行電連接。6.如權(quán)利要求4所述的半導體裝置，其中， 具有第一半導體芯片， 所述第一半導體芯片包括: 第一半導體基板； 在所述第一半導體基板形成的所述MOSFET; 在所述第一半導體基板形成的所述電阻；以及 在所述第一半導體基板形成的所述第一二極管。7.如權(quán)利要求1所述的半導體裝置，其中， 具備多個開關(guān)元件， 所述多個開關(guān)元件的每一個開關(guān)元件具有所述結(jié)型FET和所述M0SFET， 由所述多個開關(guān)元件形成逆變器， 通過所述逆變器驅(qū)動電動機。8.如權(quán)利要求1所述的半導體裝置，其中， 所述結(jié)型FET包括由碳化硅構(gòu)成的第一半導體區(qū)域， 所述MOSFET包括由硅構(gòu)成的第二半導體區(qū)域。9.如權(quán)利要求1所述的半導體裝置，其中， 所述結(jié)型FET包括: η型的第二半導體基板； 在所述第二半導體基板形成的η型的漂移層； 在所述漂移層的上層部形成的η型的源極層； 在俯視時，在所述漂移層中的與所述源極層相鄰的部分形成的槽部；以及 在所述漂移層中的在所述槽部的底部露出的部分形成的P型的柵極層， 所述MOSFET是η溝道型。10.—種半導體裝置，具備: 具有第一柵電極、第一源電極以及第一漏電極的常開型的結(jié)型FET; 具有第二柵電極、第二源電極以及第二漏電極的常閉型的MOSFET;以及 對所述I柵電極施加電壓的電壓施加部， 所述第一源電極與所述第二漏電極進行電連接，從而所述結(jié)型FET與所述MOSFET串聯(lián)地連接， 所述電壓施加部在所述MOSFET為導通狀態(tài)時將第二電壓施加到所述第一柵電極，所述第二電壓的極性與在將所述結(jié)型FET設(shè)為截止狀態(tài)時施加到所述第一柵電極的第一電壓的極性相反。11.如權(quán)利要求10所述的半導體裝置，其中， 所述第一柵電極經(jīng)由所述電壓施加部而與所述第二柵電極進行電連接。12.如權(quán)利要求11所述的半導體裝置，其中， 所述電壓施加部包括電阻， 所述第一柵電極經(jīng)由所述電阻而與所述第二柵電極進行電連接。13.如權(quán)利要求12所述的半導體裝置，其中， 所述電壓施加部包括第一二極管， 所述第一二極管的第一陽極與所述電阻的所述第一柵電極側(cè)進行電連接， 所述第一二極管的第一陰極與所述MOSFET的所述第二源電極進行電連接。
【文檔編號】H03K17/687GK106067794SQ201610252147
【公開日】2016年11月2日
【申請日】2016年4月21日 公開號201610252147.9, CN 106067794 A, CN 106067794A, CN 201610252147, CN-A-106067794, CN106067794 A, CN106067794A, CN201610252147, CN201610252147.9
【發(fā)明人】豊田久志, 山崎幸一, 新井耕一, 關(guān)達弘
【申請人】瑞薩電子株式會社