電子器件的制作方法
【專(zhuān)利摘要】本披露涉及電子器件。一種電子器件包括脈沖鎖存電路，該脈沖鎖存電路被配置成用于基于接收到脈沖信號(hào)來(lái)將數(shù)據(jù)輸入信號(hào)鎖存至輸出端。脈沖發(fā)生電路被配置成用于將該數(shù)據(jù)輸入信號(hào)與該脈沖鎖存電路的該輸出端處的輸出信號(hào)進(jìn)行比較并且響應(yīng)于時(shí)鐘信號(hào)基于該數(shù)據(jù)輸入信號(hào)與該輸出信號(hào)之間的失配生成該脈沖信號(hào)。
【專(zhuān)利說(shuō)明】
電子器件
技術(shù)領(lǐng)域
[0001 ]本披露涉及電子器件領(lǐng)域，并且更具體地涉及低功耗觸發(fā)器。
【背景技術(shù)】
[0002]減少電子器件的功耗在許多應(yīng)用(如電池供電應(yīng)用)中是非常令人期望的。電子器件的大量功耗是由于晶體管的開(kāi)關(guān)引起。因此，減少電子器件中的晶體管完成的開(kāi)關(guān)量同時(shí)仍然實(shí)現(xiàn)所期望的設(shè)計(jì)目標(biāo)的方式是令人期望的。
[0003]舉例來(lái)講，觸發(fā)器用于各種電路(如寄存器)中。常規(guī)觸發(fā)器由通過(guò)時(shí)鐘信號(hào)觸發(fā)的兩個(gè)鎖存器形成。然而，當(dāng)某些觸發(fā)器的輸入和輸出還沒(méi)有從前一個(gè)時(shí)鐘周期變化時(shí)，觸發(fā)器的觸發(fā)不改變輸出的狀態(tài)，但引起晶體管開(kāi)關(guān)并且因此引起過(guò)量功耗。
[0004]因此，觸發(fā)觸發(fā)器以便減少開(kāi)關(guān)的方式的進(jìn)一步發(fā)展是令人期望的。
【實(shí)用新型內(nèi)容】
[0005]提供本概述以便引入以下在詳細(xì)描述中進(jìn)一步描述的一些概念。本概述不旨在標(biāo)識(shí)所要求保護(hù)的主題的關(guān)鍵特征或必要特征也不旨在用作限定所要求保護(hù)的主題的范圍的輔助內(nèi)容。
[0006]本實(shí)用新型的實(shí)施例旨在提供一種能夠至少部分地解決上述問(wèn)題的電子器件。
[0007]—種電子器件包括觸發(fā)器電路，該觸發(fā)器電路被配置成用于基于接收到脈沖信號(hào)將數(shù)據(jù)輸入信號(hào)鎖存至輸出端。脈沖發(fā)生電路被配置成用于將時(shí)鐘的有源沿處的當(dāng)前數(shù)據(jù)輸入信號(hào)與該觸發(fā)器電路的該輸出端處的先前的輸出信號(hào)進(jìn)行比較并且基于輸出狀態(tài)與輸入狀態(tài)之間的失配響應(yīng)于時(shí)鐘信號(hào)來(lái)生成該脈沖信號(hào)。
[0008]該脈沖發(fā)生電路包括比較電路，該比較電路被配置成用于接收該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)并且基于其生成比較信號(hào)，其中該比較信號(hào)在該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)失配時(shí)具有第一邏輯電平并且在該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)匹配時(shí)具有第二邏輯電平。比較輸出電路被配置成用于基于該比較信號(hào)響應(yīng)于該時(shí)鐘信號(hào)生成比較輸出，其中該比較輸出在該比較信號(hào)具有該第一邏輯電平時(shí)具有該第一邏輯電平并且在該比較信號(hào)具有該第二邏輯電平時(shí)具有該第二邏輯電平。
[0009]該比較電路包括:第一邏輯電路，該第一邏輯電路具有與該輸出信號(hào)和該數(shù)據(jù)輸入信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端;第二邏輯電路，該第二邏輯電路具有與該輸出信號(hào)的補(bǔ)碼和該數(shù)據(jù)輸入信號(hào)耦合的多個(gè)輸入端；以及比較節(jié)點(diǎn)，該比較節(jié)點(diǎn)與這些第一和第二邏輯電路的多個(gè)輸出端耦合。
[0010]該第一邏輯電路包括第一PMOS晶體管，該第一 PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與輸出信號(hào)耦合的柵極端子。第二 PMOS晶體管具有與該第一 PMOS晶體管的該漏極端子耦合的源極端子、與該比較節(jié)點(diǎn)耦合的漏極端子以及與該數(shù)據(jù)輸入信號(hào)的該補(bǔ)碼耦合的柵極端子。
[0011]該第二邏輯電路包括:第三PMOS晶體管，該第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與該輸出信號(hào)的該補(bǔ)碼耦合的柵極端子;第四PMOS晶體管，該第四PMOS晶體管具有與該第三PMOS晶體管的該漏極端子耦合的源極端子、與該比較節(jié)點(diǎn)耦合的漏極端子以及與該數(shù)據(jù)輸入信號(hào)耦合的柵極端子。
[0012]該比較輸出電路包括第五PMOS晶體管，該第五PMOS晶體管具有被耦合成用于接收該比較信號(hào)的源極端子、與節(jié)點(diǎn)耦合的漏極端子以及與該時(shí)鐘信號(hào)耦合的柵極端子。
[0013]該脈沖發(fā)生電路還包括第一開(kāi)關(guān)電路，該第一開(kāi)關(guān)電路被配置成用于接收該比較輸出和該時(shí)鐘信號(hào)并且基于其生成第一開(kāi)關(guān)輸出，該第一開(kāi)關(guān)輸出基于該比較輸出具有該第一邏輯電平而具有該第二邏輯電平。
[00M]該第一開(kāi)關(guān)電路包括:第一匪OS晶體管，該第一匪OS晶體管具有與該第一開(kāi)關(guān)輸出耦合的漏極端子、源極端子以及與該時(shí)鐘信號(hào)耦合的柵極端子；以及第二NMOS晶體管，該第二 NMOS晶體管具有與該第一 NMOS晶體管的該源極端子耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收該比較輸出的柵極端子。
[0015]該脈沖發(fā)生電路還包括輸出電路，該輸出電路被配置成用于接收第一開(kāi)關(guān)輸出并且基于其并響應(yīng)于該時(shí)鐘信號(hào)生成該脈沖信號(hào)，該脈沖信號(hào)基于該第一開(kāi)關(guān)輸出具有該第二邏輯電平而具有該第一邏輯電平。
[0016]該輸出電路包括:第六PMOS晶體管，該第六PMOS晶體管具有與電源電壓耦合的源極端子、與脈沖信號(hào)節(jié)點(diǎn)耦合的漏極端子以及被耦合成用于接收該第一開(kāi)關(guān)輸出的柵極端子；以及第十二NMOS晶體管，該第十二NMOS晶體管具有與該脈沖信號(hào)節(jié)點(diǎn)耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收該第一開(kāi)關(guān)輸出的柵極端子。
[0017]該脈沖發(fā)生電路還包括脈沖停止電路，該脈沖停止電路被配置成用于基于該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)匹配響應(yīng)于該脈沖信號(hào)具有該第一邏輯電平通過(guò)使該比較輸出放電來(lái)引起該脈沖信號(hào)轉(zhuǎn)變。
[0018]該脈沖停止電路包括:第二開(kāi)關(guān)電路，該第二開(kāi)關(guān)電路具有與該時(shí)鐘信號(hào)和該第一開(kāi)關(guān)輸出耦合的多個(gè)輸入端并且被配置成用于基于該第一開(kāi)關(guān)輸出具有第二邏輯電平響應(yīng)于該時(shí)鐘信號(hào)來(lái)使該比較輸出放電；第三開(kāi)關(guān)電路，該第三開(kāi)關(guān)電路具有與該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)耦合的多個(gè)輸入端并且被配置成用于基于該數(shù)據(jù)輸入信號(hào)和該輸出信號(hào)具有該第二邏輯電平來(lái)使該比較輸出放電；第四開(kāi)關(guān)電路，該第四開(kāi)關(guān)電路具有與該數(shù)據(jù)輸入信號(hào)的補(bǔ)碼和該輸出信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端并且被配置成用于基于該數(shù)據(jù)輸入信號(hào)的該補(bǔ)碼和該輸出信號(hào)的該補(bǔ)碼具有該第一邏輯電平來(lái)使該比較輸出放電；以及脈沖停止晶體管，該脈沖停止晶體管被配置成用于基于該脈沖信號(hào)具有該第一邏輯電平來(lái)激活這些第三和第四開(kāi)關(guān)電路。
[0019]該第二開(kāi)關(guān)電路包括:第三匪OS晶體管，該第三匪OS晶體管具有與節(jié)點(diǎn)耦合的漏極端子、源極端子以及與該時(shí)鐘信號(hào)耦合的柵極端子；以及第四NMOS晶體管，該第四NMOS晶體管具有與該第三NMOS晶體管的該源極端子耦合的漏極端子、與地耦合的源極端子以及與該第一開(kāi)關(guān)輸出耦合的柵極端子。該脈沖停止晶體管是第五NMOS晶體管，該第五NMOS晶體管與該節(jié)點(diǎn)耦合的漏極端子、源極端子以及被耦合用于接收該脈沖信號(hào)的柵極端子。該第三開(kāi)關(guān)電路包括:第六NMOS晶體管，該第六NMOS晶體管具有與該第五NMOS晶體管的該源極端子耦合的漏極端子、源極端子以及與該數(shù)據(jù)輸入信號(hào)耦合的柵極端子；以及第七NMOS晶體管，該第七NMOS晶體管具有與該第六NMOS晶體管的該源極端子耦合的漏極端子、與地耦合的源極端子以及與該輸出信號(hào)耦合的柵極端子。該第四開(kāi)關(guān)電路包括:第八NMOS晶體管，該第八NMOS晶體管具有與該第五NMOS晶體管的該源極端子耦合的漏極端子、源極端子以及與該數(shù)據(jù)輸入信號(hào)的該補(bǔ)碼耦合的柵極端子；以及第九NMOS晶體管，該第九NMOS晶體管具有與該第八NMOS晶體管的該源極端子耦合的漏極端子、與地耦合的源極端子以及與該輸出信號(hào)的該補(bǔ)碼耦合的柵極端子。
[0020]輸出驅(qū)動(dòng)器與該脈沖鎖存電路的該輸出端耦合。
[0021]—種電子器件，包括:比較電路，該比較電路被配置成用于接收數(shù)據(jù)輸入信號(hào)和鎖存輸出信號(hào)并且基于其生成比較信號(hào)，該比較信號(hào)在該數(shù)據(jù)輸入信號(hào)和該鎖存輸出信號(hào)失配時(shí)具有第一信號(hào)電平并且在該數(shù)據(jù)輸入信號(hào)和該鎖存輸出信號(hào)匹配時(shí)具有第二信號(hào)電平；比較晶體管，該比較晶體管被配置成用于基于該比較信號(hào)響應(yīng)于時(shí)鐘信號(hào)生成比較輸出，該比較輸出在該比較信號(hào)具有該第一信號(hào)電平時(shí)具有該第一信號(hào)電平并且在該比較信號(hào)具有該第二信號(hào)電平時(shí)具有該第二信號(hào)電平;第一開(kāi)關(guān)電路，該第一開(kāi)關(guān)電路被配置成用于接收該比較輸出和該時(shí)鐘信號(hào)并且基于其生成第一開(kāi)關(guān)輸出，該第一開(kāi)關(guān)輸出基于該比較輸出具有該第一信號(hào)電平而具有該第二信號(hào)電平。
[0022]該電子器件進(jìn)一步包括輸出電路，該輸出電路被配置成用于接收該第一開(kāi)關(guān)輸出并且基于其并響應(yīng)于該時(shí)鐘信號(hào)生成脈沖信號(hào)，該脈沖信號(hào)基于該第一開(kāi)關(guān)輸出具有該第二信號(hào)電平而具有該第一信號(hào)電平。
[0023]該比較電路包括:第一電路，該第一電路具有與該輸出信號(hào)和該數(shù)據(jù)輸入信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端;第二電路，該第二電路具有與該輸出信號(hào)的補(bǔ)碼和該數(shù)據(jù)輸入信號(hào)耦合的多個(gè)輸入端；以及比較節(jié)點(diǎn)，該比較節(jié)點(diǎn)與該第一和第二電路的多個(gè)輸出端耦合。
[0024]該第一電路包括:第一PMOS晶體管，該第一 PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與該輸出信號(hào)耦合的柵極端子;第二 PMOS晶體管，該第二 PMOS晶體管具有與該第一 PMOS晶體管的該漏極端子耦合的源極端子、與該比較節(jié)點(diǎn)耦合的漏極端子以及與該數(shù)據(jù)輸入信號(hào)的該補(bǔ)碼耦合的柵極端子。
[0025]該第二電路包括:第三PMOS晶體管，該第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與該輸出信號(hào)的該補(bǔ)碼耦合的柵極端子，第四PMOS晶體管，該第四PMOS晶體管具有與該第三PMOS晶體管的該漏極端子耦合的源極端子、與該比較節(jié)點(diǎn)耦合的漏極端子以及與該數(shù)據(jù)輸入信號(hào)耦合的柵極端子。
[0026]該比較晶體管包括第五PMOS晶體管，該第五PMOS晶體管具有被親合成用于接收該比較信號(hào)的源極端子、與節(jié)點(diǎn)耦合的漏極端子以及與該時(shí)鐘信號(hào)耦合的柵極端子。
[0027]本實(shí)用新型的實(shí)施例所提供的電子器件能夠進(jìn)一步減少開(kāi)關(guān)，進(jìn)而降低過(guò)量功耗。
【附圖說(shuō)明】
[0028]圖1是根據(jù)本披露的電子器件的框圖。
[0029]圖2是圖1的脈沖發(fā)生器的示意圖。
[0030]圖3是圖1的脈沖發(fā)生器的實(shí)施例的示意圖，其中脈沖發(fā)生器具有復(fù)位輸入。
[0031 ]圖4是示出了圖2的脈沖發(fā)生器的運(yùn)行的定時(shí)圖。
【具體實(shí)施方式】
[0032]以下將描述本披露的一個(gè)或多個(gè)實(shí)施例。這些所描述的實(shí)施例僅是目前披露的技術(shù)的示例。此外，為了提供簡(jiǎn)潔的描述，本說(shuō)明書(shū)中可能沒(méi)有描述實(shí)際實(shí)現(xiàn)方式的所有特征。
[0033]當(dāng)介紹本披露的各實(shí)施例的元件時(shí)，冠詞“一個(gè)”、“一種”和“該”旨在指具有這些元件中的一個(gè)或多個(gè)元件。術(shù)語(yǔ)“包括(comprising)”、“包括(incIuding)”和“具有(having)”旨在是包容性的并且意味著可以存在除了所列出的元件以外的額外元件。此外，應(yīng)理解的是，對(duì)本披露的“一個(gè)實(shí)施例”或“一種實(shí)施例”的引用旨在被解釋為排除存在也結(jié)合了所引用的特征的附加實(shí)施例。
[0034]參照?qǐng)D1，現(xiàn)在描述電子器件10。電子器件10包括D-Q型脈沖鎖存器12，該脈沖鎖存器在其輸入端接收從多路轉(zhuǎn)換器14輸出的數(shù)據(jù)輸入信號(hào)D。脈沖鎖存器12具有與輸出驅(qū)動(dòng)器18親合的輸出Q。從脈沖發(fā)生器100輸出的脈沖信號(hào)F1ULSE觸發(fā)脈沖鎖存器12的運(yùn)行。脈沖鎖存器12還生成輸出的補(bǔ)碼Qbar和數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar。數(shù)據(jù)輸入信號(hào)D及其補(bǔ)碼Dbar與脈沖發(fā)生器100以及輸出Q及其補(bǔ)碼Qbar耦合。
[0035]脈沖發(fā)生器100在每個(gè)時(shí)鐘斷言CLK(如上升沿)將數(shù)據(jù)輸入信號(hào)與脈沖鎖存器12的輸出端處的一個(gè)或多個(gè)輸出信號(hào)進(jìn)行比較。如本領(lǐng)域內(nèi)的技術(shù)人員將認(rèn)識(shí)到的，D-Q型觸發(fā)器在當(dāng)輸入信號(hào)被計(jì)時(shí)時(shí)以將該輸入信號(hào)鎖存至其輸出端來(lái)運(yùn)行。因此，如果脈沖鎖存器12接收的數(shù)據(jù)輸入信號(hào)D與脈沖鎖存器12的輸出信號(hào)輸出Q之間存在失配，則該脈沖鎖存器的觸發(fā)將用于改變輸出信號(hào)Q從而與數(shù)據(jù)輸入信號(hào)D匹配。因此，當(dāng)脈沖發(fā)生器100的數(shù)據(jù)輸入信號(hào)D與輸出信號(hào)Q之間的比較結(jié)果指示失配時(shí)，脈沖發(fā)生器16生成用于脈沖鎖存器12的脈沖，該脈沖引起脈沖鎖存器12將數(shù)據(jù)輸入信號(hào)D鎖存至輸出Q。相反，當(dāng)輸入和輸出狀態(tài)匹配時(shí)，脈沖發(fā)生器100不生成脈沖。
[0036]脈沖發(fā)生器100的復(fù)位輸入RESET的斷言用于拉低脈沖信號(hào)。多路轉(zhuǎn)換器14用于基于測(cè)試使能信號(hào)TE來(lái)多路傳輸數(shù)據(jù)輸入信號(hào)D和測(cè)試輸入信號(hào)TI。這使得能夠用已知的測(cè)試輸入來(lái)測(cè)試電子器件10。
[0037]現(xiàn)在將額外參照?qǐng)D2和圖4描述脈沖發(fā)生器100的進(jìn)一步細(xì)節(jié)。脈沖發(fā)生器100包括比較電路110，該比較電路接收數(shù)據(jù)輸入信號(hào)D和輸出信號(hào)Q并且基于其來(lái)生成比較信號(hào)。比較電路110包括第一邏輯電路112，該第一邏輯電路具有與輸出信號(hào)Q和數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar耦合的多個(gè)輸入端。比較電路110還包括第二邏輯電路114，該第二邏輯電路具有與輸出信號(hào)的補(bǔ)碼Qbar和數(shù)據(jù)輸入信號(hào)D耦合的多個(gè)輸入端。第一邏輯電路112和第二邏輯電路114的輸出端在比較節(jié)點(diǎn)115處耦合。
[0038]該比較信號(hào)在數(shù)據(jù)輸入信號(hào)和輸出信號(hào)失配時(shí)具有第一邏輯電平(例如，高的)，并且在數(shù)據(jù)輸入信號(hào)和輸出信號(hào)匹配時(shí)具有第二邏輯電平(例如，低的)。比較晶體管P5被配置成用于當(dāng)被時(shí)鐘信號(hào)激活時(shí)基于比較信號(hào)生成比較輸出。該比較輸出在比較信號(hào)具有第一邏輯電平時(shí)具有第一邏輯電平，并且在比較信號(hào)具有第二邏輯電平時(shí)具有第二邏輯電平。
[0039]脈沖發(fā)生電路100還包括第一開(kāi)關(guān)電路120，該第一開(kāi)關(guān)電路被配置成用于接收比較輸出和時(shí)鐘信號(hào)CLK并且基于其生成第一開(kāi)關(guān)輸出。該第一開(kāi)關(guān)輸出基于比較輸出具有第一邏輯電平并且時(shí)鐘信號(hào)CLK被斷言而具有第二邏輯電平。
[0040]輸出電路130被配置成用于接收第一開(kāi)關(guān)輸出并且當(dāng)鐘信號(hào)CLK被斷言時(shí)基于其生成脈沖信號(hào)。該脈沖信號(hào)基于第一開(kāi)關(guān)輸出具有第二邏輯電平而具有第一邏輯電平。
[0041]脈沖停止電路140被配置成用于基于數(shù)據(jù)輸入信號(hào)D和輸出信號(hào)Q匹配響應(yīng)于脈沖信號(hào)具有第一邏輯電平通過(guò)使節(jié)點(diǎn)119處的比較輸出放電來(lái)引起脈沖信號(hào)轉(zhuǎn)變。因此，當(dāng)數(shù)據(jù)輸入信號(hào)D和輸出Q匹配時(shí)，輸出電路130生成具有第一邏輯電平的脈沖信號(hào)PULSE，并且脈停止電路140拉低脈沖信號(hào)PULSE。
[0042]以下將描述以上討論的各電路的晶體管級(jí)細(xì)節(jié)，并且之后將給出各電路在晶體管級(jí)的運(yùn)行。
[0043]第一邏輯電路112包括第一PMOS晶體管Pl，該第一PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與輸出信號(hào)Q耦合的柵極端子。第一邏輯電路112還包括第二PMOS晶體管P2，該第二 PMOS晶體管具有與第一 PMOS晶體管Pl的漏極端子耦合的源極端子、與比較節(jié)點(diǎn)115耦合的漏極端子以及與數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar耦合的柵極端子。
[0044]第二邏輯電路114包括第三PMOS晶體管P3，該第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與輸出信號(hào)的補(bǔ)碼Qbar耦合的柵極端子。第二邏輯電路114還包括第四PMOS晶體管P4，該第四PMOS晶體管具有與第三PMOS晶體管P3的漏極端子耦合的源極端子、與比較節(jié)點(diǎn)115耦合的漏極端子以及與數(shù)據(jù)輸入信號(hào)D耦合的柵極端子。
[0045]比較晶體管P5包括第五PMOS晶體管P5，該第五PMOS晶體管具有被親合成用于接收比較信號(hào)的源極端子、與節(jié)點(diǎn)119耦合的漏極端子以及與時(shí)鐘信號(hào)CLK耦合的柵極端子。
[0046]第一開(kāi)關(guān)電路120包括第一匪OS晶體管NI，該第一NMOS晶體管具有與第一開(kāi)關(guān)輸出117耦合的漏極端子、源極端子以及與時(shí)鐘信號(hào)CLK耦合的柵極端子。第二 NMOS晶體管N2具有與第一 NMOS晶體管NI的源極端子耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收比較輸出的柵極端子。
[0047]輸出電路130包括第六PMOS晶體管P6，該第六PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及被耦合成用于接收第一開(kāi)關(guān)輸出的柵極端子。第十二 NMOS晶體管N12具有與第六NMOS晶體管N6的源極端子耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收第一開(kāi)關(guān)輸出的柵極端子。第六NMOS晶體管N6和第十二 NMOS晶體管N12形成反相器。
[0048]脈沖停止電路140包括第二開(kāi)關(guān)電路146，該第二開(kāi)關(guān)電路具有與時(shí)鐘信號(hào)和第一開(kāi)關(guān)輸出耦合的多個(gè)輸入端并且被配置成用于基于該第一開(kāi)關(guān)輸出具有第一邏輯電平響應(yīng)于該時(shí)鐘信號(hào)CLK被斷言來(lái)使比較輸出放電。第三開(kāi)關(guān)電路142具有與數(shù)據(jù)輸入信號(hào)D和輸出信號(hào)Q耦合的多個(gè)輸入端并且被配置成用于基于數(shù)據(jù)輸入信號(hào)D和輸出信號(hào)Q具有第二邏輯電平來(lái)使比較輸出放電。
[0049]第四開(kāi)關(guān)電路144具有與數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar和輸出信號(hào)的補(bǔ)碼Qbar耦合的多個(gè)輸入端并且被配置成用于基于數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar和輸出信號(hào)的補(bǔ)碼Qbar具有第一邏輯電平來(lái)使比較輸出放電。脈沖停止晶體管N5被配置成用于基于脈沖信號(hào)PULSE具有第一邏輯電平來(lái)激活第三和第四開(kāi)關(guān)電路142、144。
[0050]第二開(kāi)關(guān)電路142包括第三匪OS晶體管N3，該第三NMOS晶體管具有與比較節(jié)點(diǎn)115耦合的漏極端子、源極端子以及與時(shí)鐘信號(hào)CLK耦合的柵極端子。第四NMOS晶體管N4具有與第三NMOS晶體管N3的源極端子耦合的漏極端子、與地耦合的源極端子以及與第一開(kāi)關(guān)輸出耦合的柵極端子。此外，脈沖停止晶體管N5包括第五NMOS晶體管N5，該第五NMOS晶體管與節(jié)點(diǎn)115耦合的漏極端子、源極端子以及被耦合用于接收脈沖信號(hào)HJLSE的柵極端子。
[0051 ] 該第三開(kāi)關(guān)電路144包括第六匪OS晶體管N6，該第六匪OS晶體管具有與第五匪OS晶體管N5的源極端子耦合的漏極端子、源極端子以及與數(shù)據(jù)輸入信號(hào)D耦合的柵極端子。第七NMOS晶體管N7具有與第六NMOS晶體管N6的源極端子耦合的漏極端子、與地耦合的源極端子以及與輸出信號(hào)Q親合的柵極端子。
[0052]第四開(kāi)關(guān)電路144包括第八匪OS晶體管N8，該第八匪OS晶體管具有與第五匪OS晶體管N5的源極端子耦合的漏極端子、源極端子以及與數(shù)據(jù)輸入信號(hào)的補(bǔ)碼Dbar耦合的柵極端子。第九NMOS晶體管N9具有與第八匪OS晶體管NS的源極端子耦合的漏極端子、與地耦合的源極端子以及與輸出信號(hào)的補(bǔ)碼Qbar耦合的柵極端子。
[0053]現(xiàn)在將描述以上討論的各種電路的晶體管級(jí)運(yùn)行。在數(shù)據(jù)輸入信號(hào)D和輸出Q相同的情況下，第一邏輯電路112將不會(huì)接通，第二邏輯電路114也將不會(huì)接通，并且因此，它們將不會(huì)向節(jié)點(diǎn)115中發(fā)源電流，如圖4中所示。例如，如果數(shù)據(jù)輸入信號(hào)D和輸出Q兩者都處于邏輯高，則第一邏輯電路112將不會(huì)接通，因?yàn)殡m然第二PMOS晶體管P2將接通(由于Dbar將以邏輯低被饋送至柵極)，但第一 PMOS晶體管Pl將不會(huì)接通(由于Q將以邏輯高被饋送到柵極)。第二邏輯電路114將不會(huì)接通，因?yàn)殡m然第三PMOS晶體管P3將接通(由于Qbar將以邏輯低被饋送至柵極)，但第四PMOS晶體管P4將不會(huì)接通(由于D將以邏輯高被饋送到柵極)。因此，盡管時(shí)鐘信號(hào)CLK低于第五PMOS晶體管P5的閾值電壓，由此接通第五PMOS晶體管P5，但第一邏輯電路112和第二邏輯電路114都不可用于充當(dāng)電流源，并且節(jié)點(diǎn)119因此處于邏輯低，如圖4中所示。
[0054]由于節(jié)點(diǎn)119保持在邏輯低時(shí)，第一開(kāi)關(guān)電路120將不接通，因?yàn)檫壿嫷蛯⑽挥诘诙?NMOS晶體管N2的柵極。因此，當(dāng)時(shí)鐘是高的時(shí)，第一開(kāi)關(guān)電路120將不運(yùn)行用于吸收電流，并且輸出電路130將不輸出邏輯高。因此，當(dāng)數(shù)據(jù)輸入信號(hào)D和輸出Q相同時(shí)，輸出電路130輸出的脈沖信號(hào)PULSE將處于邏輯低。
[0055]在數(shù)據(jù)輸入信號(hào)D和輸出Q失配的情況下，或者第一邏輯電路112或者第二邏輯電路114將接通并且導(dǎo)通以發(fā)源電流。例如，如果數(shù)據(jù)輸入信號(hào)D處于邏輯高并且輸出Q處于邏輯低，邏輯低將會(huì)在第一和第二PMOS晶體管P1、P2的柵極，這些晶體管將接通。盡管時(shí)鐘信號(hào)CLK低于第五PMOS晶體管P5的閾值電壓，但第一邏輯電路112將因此拉高比較節(jié)點(diǎn)115。
[0056]處于邏輯高的比較節(jié)點(diǎn)115將接通第二NMOS晶體管N2，并且當(dāng)時(shí)鐘信號(hào)高于第一匪O S晶體管NI的的閾值電壓時(shí)，第一匪O S晶體管NI將接通。在第五P M O S晶體管P 5和第一NMOS晶體管NI兩者都接通的時(shí)間周期期間，脈信號(hào)節(jié)點(diǎn)117將被拉低，如圖4中所示。由第六PMOS晶體管P6和第十二 NMOS晶體管N12形成的反相器將使在脈沖信號(hào)節(jié)點(diǎn)117處的信號(hào)反相，并且當(dāng)脈沖信號(hào)PULSE處于邏輯高時(shí)輸出該信號(hào)。
[0057]然后，圖1的脈沖鎖存器12將被脈沖信號(hào)PULSE觸發(fā)并且將數(shù)據(jù)輸入信號(hào)D鎖存至輸出Q，從而使得數(shù)據(jù)輸入信號(hào)D和輸出Q現(xiàn)在匹配。
[0058]現(xiàn)在將描述脈沖停止電路140的運(yùn)行。當(dāng)時(shí)鐘信號(hào)CLK低于第八PMOS晶體管P8的閾值電壓時(shí)，該脈沖停止電路發(fā)源電流并且拉高脈沖信號(hào)節(jié)點(diǎn)117(如圖4中所示)，其中由輸出電路130的第六PMOS晶體管P6和第十二 NMOS晶體管N12形成的反相器將反相，從而引起脈沖信號(hào)PULSE被拉低。當(dāng)在脈信號(hào)節(jié)點(diǎn)117處的信號(hào)處于邏輯低并且時(shí)鐘信號(hào)CLK大于第三匪OS晶體管N3的閾值電壓時(shí)，第二開(kāi)關(guān)電路146的第三和第四NMOS晶體管N3、N4接通，并且將電流從節(jié)點(diǎn)119吸收進(jìn)入節(jié)點(diǎn)121，從而拉低節(jié)點(diǎn)119，如圖4中所示。此外，當(dāng)脈沖信號(hào)PULSE處于邏輯高時(shí)，第五匪OS晶體管N5接通，當(dāng)數(shù)據(jù)輸入信號(hào)D和輸出Q處于邏輯高時(shí)，第六和第七NMOS晶體管N6、N7也接通，或者當(dāng)數(shù)據(jù)輸入信號(hào)D和輸出Q處于邏輯低時(shí)，第八和第九NMOS晶體管N8、N9接通。這進(jìn)一步用于拉低節(jié)點(diǎn)119。
[0059]雖然圖2的脈沖發(fā)生器100沒(méi)有像圖3中所示一樣被顯示具有復(fù)位能力，但那個(gè)功能可以通過(guò)添加第十匪OS晶體管NlO來(lái)實(shí)現(xiàn)，該第十NMOS晶體管具有與第二 NMOS晶體管的源極耦合的其漏極、與地耦合的其源極并且與復(fù)位信號(hào)RESET耦合的其柵極。此外，第十一NMOS晶體管Nll可以具有與電源電壓耦合的其源極、與脈沖信號(hào)節(jié)點(diǎn)117耦合的其漏極以及與復(fù)位信號(hào)RESET耦合的其柵極。當(dāng)復(fù)位信號(hào)RESET處于邏輯低時(shí)，第十NMOS晶體管NlO被關(guān)斷，并且第十一 NMOS晶體管Nll接通，從而拉高脈沖信號(hào)節(jié)點(diǎn)117(如圖4中所示)，并且因此引起反相器130輸出脈沖信號(hào)HJLSE為低。
[0060]盡管已經(jīng)關(guān)于有限數(shù)量的實(shí)施例描述了本披露，但得益于本披露的本領(lǐng)域的技術(shù)人員將認(rèn)識(shí)到，能夠設(shè)想到不脫離在此披露的本披露的范圍的其他實(shí)施例。因此，本披露的范圍應(yīng)僅受到所附權(quán)利要求書(shū)的限制。
【主權(quán)項(xiàng)】
1.一種電子器件，其特征在于，包括: 脈沖鎖存電路，所述脈沖鎖存電路被配置成用于基于接收到脈沖信號(hào)將數(shù)據(jù)輸入信號(hào)鎖存至輸出端；以及 脈沖發(fā)生電路，所述脈沖發(fā)生電路被配置成用于將所述數(shù)據(jù)輸入信號(hào)與所述脈沖鎖存電路的所述輸出端處的輸出信號(hào)進(jìn)行比較、并且響應(yīng)于時(shí)鐘信號(hào)基于所述數(shù)據(jù)輸入信號(hào)與所述輸出信號(hào)之間的失配生成所述脈沖信號(hào)。2.如權(quán)利要求1所述的電子器件，其特征在于，所述脈沖發(fā)生電路包括: 比較電路，所述比較電路被配置成用于接收所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)并且基于其生成比較信號(hào)，所述比較信號(hào)在所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)失配時(shí)具有第一邏輯電平并且在所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)匹配時(shí)具有第二邏輯電平；以及 比較輸出電路，所述比較輸出電路被配置成用于基于所述比較信號(hào)響應(yīng)于所述時(shí)鐘信號(hào)生成比較輸出，所述比較輸出在所述比較信號(hào)具有所述第一邏輯電平時(shí)具有所述第一邏輯電平并且在所述比較信號(hào)具有所述第二邏輯電平時(shí)具有所述第二邏輯電平。3.如權(quán)利要求2所述的電子器件，其特征在于，所述比較電路包括: 第一邏輯電路，所述第一邏輯電路具有與所述輸出信號(hào)和所述數(shù)據(jù)輸入信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端； 第二邏輯電路，所述第二邏輯電路具有與所述輸出信號(hào)的補(bǔ)碼和所述數(shù)據(jù)輸入信號(hào)耦合的多個(gè)輸入端；以及 比較節(jié)點(diǎn)，所述比較節(jié)點(diǎn)與所述第一和第二邏輯電路的多個(gè)輸出端耦合。4.如權(quán)利要求3所述的電子器件，其特征在于，所述第一邏輯電路包括: 第一 PMOS晶體管，所述第一 PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號(hào)耦合的柵極端子； 第二 PMOS晶體管，所述第二 PMOS晶體管具有與所述第一 PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節(jié)點(diǎn)耦合的漏極端子以及與所述數(shù)據(jù)輸入信號(hào)的補(bǔ)碼耦合的柵極端子。5.如權(quán)利要求3所述的電子器件，其特征在于，所述第二邏輯電路包括: 第三PMOS晶體管，所述第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號(hào)的所述補(bǔ)碼耦合的柵極端子， 第四PMOS晶體管，所述第四PMOS晶體管具有與所述第三PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節(jié)點(diǎn)耦合的漏極端子以及與所述數(shù)據(jù)輸入信號(hào)耦合的柵極端子。6.如權(quán)利要求2所述的電子器件，其特征在于，所述比較輸出電路包括第五PMOS晶體管，所述第五PMOS晶體管具有被耦合成用于接收所述比較信號(hào)的源極端子、與節(jié)點(diǎn)耦合的漏極端子以及與所述時(shí)鐘信號(hào)耦合的柵極端子。7.如權(quán)利要求2所述的電子器件，其特征在于，所述脈沖發(fā)生電路進(jìn)一步包括: 第一開(kāi)關(guān)電路，所述第一開(kāi)關(guān)電路被配置成用于接收所述比較輸出和所述時(shí)鐘信號(hào)并且基于其生成第一開(kāi)關(guān)輸出，所述第一開(kāi)關(guān)輸出基于所述比較輸出具有所述第一邏輯電平而具有所述第二邏輯電平。8.如權(quán)利要求7所述的電子器件，其特征在于，所述第一開(kāi)關(guān)電路包括: 第一匪OS晶體管，所述第一 NMOS晶體管具有與所述第一開(kāi)關(guān)輸出耦合的漏極端子、源極端子以及與所述時(shí)鐘信號(hào)耦合的柵極端子;以及 第二 NMOS晶體管，所述第二 NMOS晶體管具有與所述第一 NMOS晶體管的所述源極端子耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收所述比較輸出的柵極端子。9.如權(quán)利要求2所述的電子器件，其特征在于，所述脈沖發(fā)生電路進(jìn)一步包括: 輸出電路，所述輸出電路被配置成用于接收第一開(kāi)關(guān)輸出并且基于其并響應(yīng)于所述時(shí)鐘信號(hào)生成所述脈沖信號(hào)，所述脈沖信號(hào)基于所述第一開(kāi)關(guān)輸出具有所述第二邏輯電平而具有所述第一邏輯電平。10.如權(quán)利要求9所述的電子器件，其特征在于，所述輸出電路包括: 第六PMOS晶體管，所述第六PMOS晶體管具有與電源電壓耦合的源極端子、與脈沖信號(hào)節(jié)點(diǎn)耦合的漏極端子以及被耦合成用于接收所述第一開(kāi)關(guān)輸出的柵極端子;以及 第十二NMOS晶體管，所述第十二NMOS晶體管具有與所述脈沖信號(hào)節(jié)點(diǎn)耦合的漏極端子、與地耦合的源極端子以及被耦合成用于接收所述第一開(kāi)關(guān)輸出的柵極端子。11.如權(quán)利要求9所述的電子器件，其特征在于，所述脈沖發(fā)生電路進(jìn)一步包括脈沖停止電路，所述脈沖停止電路被配置成用于基于所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)匹配響應(yīng)于所述脈沖信號(hào)具有所述第一邏輯電平通過(guò)使所述比較輸出放電來(lái)引起所述脈沖信號(hào)轉(zhuǎn)變。12.如權(quán)利要求11所述的電子器件，其特征在于，所述脈沖停止電路包括: 第二開(kāi)關(guān)電路，所述第二開(kāi)關(guān)電路具有與所述時(shí)鐘信號(hào)和所述第一開(kāi)關(guān)輸出耦合的多個(gè)輸入端并且被配置成用于基于所述第一開(kāi)關(guān)輸出具有所述第二邏輯電平響應(yīng)于所述時(shí)鐘信號(hào)來(lái)使所述比較輸出放電； 第三開(kāi)關(guān)電路，所述第三開(kāi)關(guān)電路具有與所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)耦合的多個(gè)輸入端并且被配置成用于基于所述數(shù)據(jù)輸入信號(hào)和所述輸出信號(hào)具有所述第二邏輯電平來(lái)使所述比較輸出放電； 第四開(kāi)關(guān)電路，所述第四開(kāi)關(guān)電路具有與所述數(shù)據(jù)輸入信號(hào)的補(bǔ)碼和所述輸出信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端并且被配置成用于基于所述數(shù)據(jù)輸入信號(hào)的所述補(bǔ)碼和所述輸出信號(hào)的所述補(bǔ)碼具有所述第一邏輯電平來(lái)使所述比較輸出放電；以及 脈沖停止晶體管，所述脈沖停止晶體管被配置成用于基于所述脈沖信號(hào)具有所述第一邏輯電平來(lái)激活所述第三和第四開(kāi)關(guān)電路。13.如權(quán)利要求12所述電子器件，其特征在于: 所述第二開(kāi)關(guān)電路包括: 第三NMOS晶體管，所述第三NMOS晶體管具有與節(jié)點(diǎn)耦合的漏極端子、源極端子以及與所述時(shí)鐘信號(hào)耦合的柵極端子， 第四NMOS晶體管，所述第四NMOS晶體管具有與所述第三NMOS晶體管的所述源極端子耦合的漏極端子、與地耦合的源極端子以及與所述第一開(kāi)關(guān)輸出耦合的柵極端子； 所述脈沖停止晶體管包括第五NMOS晶體管，所述第五NMOS晶體管與所述節(jié)點(diǎn)耦合的漏極端子、源極端子以及被耦合用于接收所述脈沖信號(hào)的柵極端子； 所述第三開(kāi)關(guān)電路包括: 第六NMOS晶體管，所述第六NMOS晶體管具有與所述第五NMOS晶體管的所述源極端子耦合的漏極端子、源極端子以及與所述數(shù)據(jù)輸入信號(hào)耦合的柵極端子， 第七NMOS晶體管，所述第七NMOS晶體管具有與所述第六NMOS晶體管的所述源極端子耦合的漏極端子、與地耦合的源極端子以及與所述輸出信號(hào)耦合的柵極端子； 所述第四開(kāi)關(guān)電路包括: 第八NMOS晶體管，所述第八NMOS晶體管具有與所述第五NMOS晶體管的所述源極端子耦合的漏極端子、源極端子以及與所述數(shù)據(jù)輸入信號(hào)所述補(bǔ)碼耦合的柵極端子， 第九NMOS晶體管，所述第九NMOS晶體管具有與所述第八NMOS晶體管的所述源極端子耦合的漏極端子、與地耦合的源極端子以及與所述輸出信號(hào)的所述補(bǔ)碼耦合的柵極端子。14.如權(quán)利要求1所述的電子器件，其特征在于，進(jìn)一步包括與所述脈沖鎖存電路的所述輸出端親合的輸出驅(qū)動(dòng)器。15.—種電子器件，其特征在于，包括: 比較電路，所述比較電路被配置成用于接收數(shù)據(jù)輸入信號(hào)和鎖存輸出信號(hào)并且基于其生成比較信號(hào)，所述比較信號(hào)在所述數(shù)據(jù)輸入信號(hào)和所述鎖存輸出信號(hào)失配時(shí)具有第一信號(hào)電平并且在所述數(shù)據(jù)輸入信號(hào)和所述鎖存輸出信號(hào)匹配時(shí)具有第二信號(hào)電平； 比較晶體管，所述比較晶體管被配置成用于基于所述比較信號(hào)響應(yīng)于時(shí)鐘信號(hào)生成比較輸出，所述比較輸出在所述比較信號(hào)具有所述第一信號(hào)電平時(shí)具有所述第一信號(hào)電平并且在所述比較信號(hào)具有所述第二信號(hào)電平時(shí)具有所述第二信號(hào)電平； 第一開(kāi)關(guān)電路，所述第一開(kāi)關(guān)電路被配置成用于接收所述比較輸出和所述時(shí)鐘信號(hào)并且基于其生成第一開(kāi)關(guān)輸出，所述第一開(kāi)關(guān)輸出基于所述比較輸出具有所述第一信號(hào)電平而具有所述第二信號(hào)電平。16.如權(quán)利要求15所述的電子器件，其特征在于，進(jìn)一步包括輸出電路，所述輸出電路被配置成用于接收所述第一開(kāi)關(guān)輸出并且基于其并響應(yīng)于所述時(shí)鐘信號(hào)生成脈沖信號(hào)，所述脈沖信號(hào)基于所述第一開(kāi)關(guān)輸出具有所述第二信號(hào)電平而具有所述第一信號(hào)電平。17.如權(quán)利要求15所述的電子器件，其特征在于，所述比較電路包括: 第一電路，所述第一電路具有與所述輸出信號(hào)和所述數(shù)據(jù)輸入信號(hào)的補(bǔ)碼耦合的多個(gè)輸入端； 第二電路，所述第二電路具有與所述輸出信號(hào)的補(bǔ)碼和所述數(shù)據(jù)輸入信號(hào)耦合的多個(gè)輸入端；以及 比較節(jié)點(diǎn)，所述比較節(jié)點(diǎn)與所述第一和第二電路的多個(gè)輸出端耦合。18.如權(quán)利要求17所述的電子器件，其特征在于，所述第一電路包括: 第一 PMOS晶體管，所述第一 PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號(hào)耦合的柵極端子； 第二 PMOS晶體管，所述第二 PMOS晶體管具有與所述第一 PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節(jié)點(diǎn)耦合的漏極端子以及與所述數(shù)據(jù)輸入信號(hào)的所述補(bǔ)碼耦合的柵極端子。19.如權(quán)利要求17所述的電子器件，其特征在于，所述第二電路包括: 第三PMOS晶體管，所述第三PMOS晶體管具有與電源電壓耦合的源極端子、漏極端子以及與所述輸出信號(hào)的所述補(bǔ)碼耦合的柵極端子， 第四PMOS晶體管，所述第四PMOS晶體管具有與所述第三PMOS晶體管的所述漏極端子耦合的源極端子、與所述比較節(jié)點(diǎn)耦合的漏極端子以及與所述數(shù)據(jù)輸入信號(hào)耦合的柵極端子。20.如權(quán)利要求15所述的電子器件，其特征在于，所述比較晶體管包括第五PMOS晶體管，所述第五PMOS晶體管具有被耦合成用于接收所述比較信號(hào)的源極端子、與節(jié)點(diǎn)耦合的漏極端子以及與所述時(shí)鐘信號(hào)耦合的柵極端子。
【文檔編號(hào)】H03K17/687GK205545186SQ201521108662
【公開(kāi)日】2016年8月31日
【申請(qǐng)日】2015年12月28日
【發(fā)明人】A·K·特里帕希, P·馬薩里亞
【申請(qǐng)人】意法半導(dǎo)體國(guó)際有限公司