專利名稱：高端路由器ip9000的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種網(wǎng)絡互連與路由技術(shù)，尤其是一種高端路由器。
路由器是網(wǎng)絡中進行網(wǎng)間連接的關(guān)鍵設備。作為不同網(wǎng)絡之間互相連接的樞紐，路由器系統(tǒng)構(gòu)成了基于TCP/IP的國際互連網(wǎng)絡Internet的主體脈絡，也可以說，路由器構(gòu)成了Internet的骨架。它的處理速度是網(wǎng)絡通信的主要瓶頸之一，它的可靠性則直接影響著網(wǎng)絡互連的質(zhì)量。因此，在校園網(wǎng)、地區(qū)網(wǎng)、乃至整個Internet研究領(lǐng)域中，路由器技術(shù)始終處于核心地位。
傳統(tǒng)的路由技術(shù)已經(jīng)無法滿足提高骨干網(wǎng)和骨干節(jié)點容量的需要，高端路由器應時而生。作為未來骨干網(wǎng)的良好解決方案而備受矚目。高端路由器是指在INTERNET骨干網(wǎng)核心使用的、性能優(yōu)良的、具有高密度高速端口和巨大交換容量的新一代路由器產(chǎn)品。高端路由器產(chǎn)品的可擴展性、高速接口、互操作性、QOS能力和可靠性，為骨干網(wǎng)提供了良好的升級、服務質(zhì)量和故障恢復能力，并為網(wǎng)絡向下一代基于IP的高速骨干網(wǎng)發(fā)展奠定了良好的基礎(chǔ)。作為INTERNET的骨干設備、骨干路由器的可靠性、穩(wěn)定性和安全性越來越成為路由器的第一指標，無論INTERNET服務還是路由器設備更加強調(diào)電信級的性能和可靠性。
迄今為止，路由器一直是IP設備產(chǎn)業(yè)的技術(shù)主導產(chǎn)品，整個IP設備產(chǎn)業(yè)在我國幾乎完是全空白?，F(xiàn)在市場上真正可以見到的國產(chǎn)化路由器僅為均為低檔路由器，主要配合ISDN電信網(wǎng)中的數(shù)據(jù)通訊使用，其市場占有率微乎其微。國內(nèi)市場一直是國外廠商的天下，中國的網(wǎng)絡產(chǎn)品只是在低端徘徊。
本實用新型的目的是提供一種具有a.維持路由表；b.根據(jù)地址解決路由；c.層3分組轉(zhuǎn)發(fā)的選路由進程、采用每業(yè)務流排隊的極佳的可擴展轉(zhuǎn)發(fā)功能、極好的保證業(yè)務特性的高端路由器IP9000。
本實用新型的目的是這樣實現(xiàn)的本實用新型包括三個部分中心控制模塊、接口模塊和高速交換背板，是一種分布式控制結(jié)構(gòu)；高速交換背板支持中心控制模塊和各接口模塊之間的互連，是一種千兆位開關(guān)結(jié)構(gòu)，每個接口模塊通過高速交換背板進行報文線速轉(zhuǎn)發(fā)，接口模塊和交換背板之間采用多隊列機制。
高端路由器IP9000的中心控制模塊“IP9000-MK”的CPU采用IDT MIPS 4650處理器，主頻為150MHz，CPU總線速率為50MHz；系統(tǒng)控制器采用GT64011，PCI總線速率為33MHz；配備有64MB內(nèi)存，2MB閃存，512KB EPROM，兩個與16550A兼容的串口。
高端路由器IP9000的接口模塊“IP9000-IT”由接口相關(guān)部分和接口無關(guān)部分組成；接口相關(guān)部分主要由接口協(xié)議芯片組成，對于千兆接口，接口協(xié)議芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件；對于10M/100M自適應接口，接口協(xié)議芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；接口無關(guān)部分包括接收/發(fā)送緩沖區(qū)、輸入控制器、輸出控制器、IP/MAC表。
高端路由器IP9000的高速交換背板基本結(jié)構(gòu)包括輸入緩沖區(qū)及其控制邏輯、交換陣列及其仲裁邏輯，輸出緩沖區(qū)及其控制邏輯；其中輸入輸出緩沖區(qū)由雙端口SRAM組成，入控、出控用AlteraFLEX10KA實現(xiàn)，交換陣列及仲裁邏輯用Altera MAX7000A實現(xiàn)；高速交換背板提供10個插槽，最多可插8個接口模塊，2個中心控制卡。
接口卡包括物理層及鏈路層芯片、寄存器接口、MAC地址表、入控、接收接口、出控、發(fā)送接口；對于千兆接口，物理層及鏈路層芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件；對于10M/100M自適應接口，物理層及鏈路層芯片包括LSI LOGIC公司的QQ84302MAC控制器和QQ84220 PHY控制器；寄存器接口提供CPU對各寄存器的訪問通道，命名IP9000-IT-RR；MAC地址表保存IP地址和MAC地址的映射關(guān)系，選用DRAM，用于送出IP報文時填寫以太幀報文頭；入控、接收接口控制報文接收和緩沖，出控、發(fā)送接口控制報文發(fā)送和緩沖，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A。
本實用新型由于采用上述電路結(jié)構(gòu)具有以下技術(shù)特征1選路由進程a.維持路由表；b.根據(jù)地址解決路由；c.層3分組轉(zhuǎn)發(fā)的。
2、采用每業(yè)務流排隊的極佳的可擴展轉(zhuǎn)發(fā)功能。
3、極好的保證業(yè)務特性。
以下結(jié)合附圖和實施例對本實用新型進一步描述


圖1高端路由器IP9000硬件總體結(jié)構(gòu)。
圖2高端路由器IP9000電路邏輯結(jié)構(gòu)。
如圖1所示，高端路由器IP9000系統(tǒng)包括三個部分中心控制模塊、接口模塊和高速交換背板，是一種分布式控制結(jié)構(gòu)。中心控制模塊完成配置管理、路由控制、訪問控制和接口控制等功能，支持TCP/IP協(xié)議棧、PPP協(xié)議、SNMP協(xié)議、RIP協(xié)議、OSPF協(xié)議、BGP協(xié)議，多種路由協(xié)議的支持使得IP9000適應不同的應用環(huán)境，，IP協(xié)議中的選路由進程對業(yè)務流進行了多隊列管理，確保業(yè)務的服務質(zhì)量。接口模塊完成報文轉(zhuǎn)發(fā)和接口控制功能，支持千兆以太網(wǎng)接口、10/100M接口，具有良好的可擴展性、互操作性、可靠性，并提供QOS能力。高速交換背板支持中心控制模塊和各接口模塊之間的互連，是一種千兆位開關(guān)結(jié)構(gòu)，每個接口模塊通過高速交換背板進行報文線速轉(zhuǎn)發(fā)，接口模塊和交換背板之間采用多隊列機制，提供QOS的硬件支持，優(yōu)先轉(zhuǎn)發(fā)高優(yōu)先級的網(wǎng)絡報文。
高端路由器IP9000的中心控制模塊“IP9000-MK”的CPU采用IDT MIPS 4650處理器，主頻為150MHz，CPU總線速率為50MHz；系統(tǒng)控制器采用GT64011，PCI總線速率為33MHz；配備有64MB內(nèi)存，2MB閃存，512KB EPROM，兩個與16550A兼容的串口。中心控制模塊的輸入/輸出電路將在圖2中予以介紹。
高端路由器IP9000的接口模塊“IP9000-IT”由接口相關(guān)部分和接口無關(guān)部分組成。接口相關(guān)部分主要由接口協(xié)議芯片組成。對于千兆接口，接口協(xié)議芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件。對于10M/100M自適應接口，接口協(xié)議芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器。接口無關(guān)部分包括接收/發(fā)送緩沖區(qū)、輸入控制器、輸出控制器、IP/MAC表等。不管外部接口是1000M還是10M/100M，它們的邏輯功能都是一樣的。
高端路由器IP9000的高速交換背板基本結(jié)構(gòu)包括輸入緩沖區(qū)及其控制邏輯、交換陣列及其仲裁邏輯，輸出緩沖區(qū)及其控制邏輯。其中輸入輸出緩沖區(qū)由雙端口SRAM組成，入控、出控用AlteraFLEX10KA實現(xiàn)，交換陣列及仲裁邏輯用Altera MAX7000A實現(xiàn)。高速交換背板提供10個插槽，最多可插8個接口模塊，2個中心控制卡。交換背板是IP9000的核心，它直接關(guān)系著高端路由器的性能，我們的交換背板采用基于輸入隊列的Crossbar交換結(jié)構(gòu)。交換網(wǎng)絡的工作頻率為20MHz，端口位寬為64位數(shù)據(jù)，因此交換網(wǎng)絡的帶寬為64bit×20MHz×8×2＝20Gbps交換背板采用輸入緩沖的crossbar交換陣列。輸入端口的虛擬輸出隊列VOQ存放在雙端口SRAM中，各隊列由入控進行管理。為了方便報文的重組，交換背板在crossbar輸出端設置了虛擬輸入隊列VIQ，存放在另一組雙端口SRAM中，由出控管理。仲裁器的功能是根據(jù)各輸入端口VOQ的狀態(tài)，決定crossbar內(nèi)部的拓撲連接。
如圖2所示，IP9000電路邏輯結(jié)構(gòu)主要包括轉(zhuǎn)發(fā)控制邏輯、高速交換背板、接口卡等三個部分。
轉(zhuǎn)發(fā)控制邏輯主要有三大部分輸入模塊、輸出模塊和CPU模塊組成。轉(zhuǎn)發(fā)控制邏輯和高速交換背板的接口是虛擬輸出隊列“隊列1”和虛擬輸入隊列“隊列0”。輸入模塊由輸入緩沖區(qū)0、輸入緩沖區(qū)1、轉(zhuǎn)發(fā)引擎、轉(zhuǎn)發(fā)表、輸出緩沖區(qū)0。輸入緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖接口卡送來的數(shù)據(jù)；轉(zhuǎn)發(fā)引擎根據(jù)轉(zhuǎn)發(fā)表中的信息轉(zhuǎn)發(fā)報文，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A；轉(zhuǎn)發(fā)表由SRAM模塊構(gòu)成，選用CT7c09579v，存放路由信息；輸出緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖送到高速交換背板的數(shù)據(jù)。輸出模塊包括輸入緩沖區(qū)2、輸出緩沖區(qū)1、輸出引擎。輸入緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖高速交換背板送來的數(shù)據(jù)；輸出緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖送到接口卡的數(shù)據(jù)；輸出引擎將數(shù)據(jù)發(fā)送給CPU或接口卡，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A。CPU模塊主要包括輸入緩沖區(qū)3、輸出緩沖區(qū)3、PCI引擎、CPU、主機橋、主存。輸入緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖輸出引擎送來的數(shù)據(jù)；輸出緩沖區(qū)由FIFO構(gòu)成，選用IDT72036110，緩沖送到輸出緩沖區(qū)0的數(shù)據(jù)；PCI提供寄存器訪問接口及CPU與插件之間的數(shù)據(jù)交換，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A；CPU選用IDT MIPS 4650處理器，主頻為150MHz，CPU總線速率為50MHz；主機橋采用GT64011，PCI總線速率為33MHz；主存配備有64MB。
轉(zhuǎn)發(fā)控制邏輯的基本工作過程為轉(zhuǎn)發(fā)引擎從輸入緩沖區(qū)讀取報文，獲取其目的IP地址；根據(jù)目的IP地址，轉(zhuǎn)發(fā)引擎通過查找轉(zhuǎn)發(fā)表獲取目的出口，若查不到，則送CPU處理；將報文送到高速交換背板的輸出緩沖區(qū)，送出。
輸出引擎從輸入緩沖區(qū)中讀取報文；檢查是否去往本地CPU，若是，則送往本地CPU，否則送往輸出緩沖區(qū)。
高速交換背板基本結(jié)構(gòu)包括輸入緩沖區(qū)隊列0、交換卡、仲裁、輸出緩沖區(qū)隊列1。其中隊列0/1由雙端口SRAM組成，選用CT公司產(chǎn)品；交換卡及仲裁采用Crossbar交換結(jié)構(gòu)，選用AlteraMAX7000A實現(xiàn)。
高速交換背板的基本工作過程為入控從轉(zhuǎn)發(fā)引擎的輸出中讀取報文，分析其目的接口，然后將其存放在相應的隊列中。若隊列滿，則丟棄該報文。
入控將VOQ狀態(tài)送仲裁器，仲裁器根據(jù)所有端口VOQ的狀態(tài)，確定crossbar的配置信息。用此信息配置crossbar并通知入控。
入控接收到配置信息后，從相應的隊列中取出數(shù)據(jù)送crossbar交換。
出控通過監(jiān)聽crossbar配置信息可以得到當前接收數(shù)據(jù)的源端口，根據(jù)該信息將接收的數(shù)據(jù)送入相應的虛擬輸入隊列中。
出控一旦發(fā)現(xiàn)某隊列中組成了一個完整的報文，就將該報文取出，送輸出輸出引擎。
接口卡包括物理層及鏈路層芯片、寄存器接口、MAC地址表、入控、接收接口、出控、發(fā)送接口。對于千兆接口，物理層及鏈路層芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件。對于10M/100M自適應接口，物理層及鏈路層芯片包括LSI LOGIC公司的QQ84302MAC控制器和QQ84220 PHY控制器。寄存器接口提供CPU對各寄存器的訪問通道，命名IP9000-IT-RR。MAC地址表保存IP地址和MAC地址的映射關(guān)系，選用DRAM，用于送出IP報文時填寫以太幀報文頭。入控、接收接口控制報文接收和緩沖，出控、發(fā)送接口控制報文發(fā)送和緩沖，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A。
接口卡的基本工作過程為接收接口從物理層及鏈路層芯片收取網(wǎng)絡報文，送到入控；入控將報文送入輸入輸入緩沖區(qū)。
出控根據(jù)下一跳IP地址從MAC地址表中查詢MAC地址，填寫以太幀頭；出控將報文經(jīng)發(fā)送接口送出到物理層及鏈路層芯片。
權(quán)利要求1.一種高端路由器IP9000，其特征在于包括中心控制模塊、接口模塊和高速交換背板三個部分，是一種分布式控制結(jié)構(gòu)；高速交換背板支持中心控制模塊和各接口模塊之間的互連，是一種千兆位開關(guān)結(jié)構(gòu)，每個接口模塊通過高速交換背板進行報文線速轉(zhuǎn)發(fā)，接口模塊和交換背板之間采用多隊列機制。
2.如權(quán)利要求1所述的高端路由器IP9000，其特征在于中心控制模塊“IP9000-MK”的CPU采用IDT MIPS 4650處理器，主頻為150MHz，CPU總線速率為50MHz；系統(tǒng)控制器采用GT64011，PCI總線速率為33MHz；配備有64MB內(nèi)存，2MB閃存，512KBEPROM，兩個與16550A兼容的串口。
3.如權(quán)利要求1所述的高端路由器IP9000，其特征在于接口模塊“IP9000-IT”由接口相關(guān)部分和接口無關(guān)部分組成；接口相關(guān)部分主要由接口協(xié)議芯片組成，對于千兆接口，接口協(xié)議芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件；對于10M/100M自適應接口，接口協(xié)議芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；接口無關(guān)部分包括接收/發(fā)送緩沖區(qū)、輸入控制器、輸出控制器、IP/MAC表。
4.如權(quán)利要求1所述的高端路由器IP9000，其特征在于高速交換背板基本結(jié)構(gòu)包括輸入緩沖區(qū)及其控制邏輯、交換陣列及其仲裁邏輯，輸出緩沖區(qū)及其控制邏輯；其中輸入輸出緩沖區(qū)由雙端口SRAM組成，入控、出控用Altera FLEX10KA實現(xiàn)，交換陣列及仲裁邏輯用Altera MAX7000A實現(xiàn)；高速交換背板提供10個插槽，最多可插8個接口模塊，2個中心控制卡。
5.如權(quán)利要求1所述的高端路由器IP9000，其特征在于接口卡包括物理層及鏈路層芯片、寄存器接口、MAC地址表、入控、接收接口、出控、發(fā)送接口；對于千兆接口，物理層及鏈路層芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收發(fā)器，光電收發(fā)器則采用HP公司的HFCT-53D5器件；對于10M/100M自適應接口，物理層及鏈路層芯片包括LSILOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；寄存器接口提供CPU對各寄存器的訪問通道，命名IP9000-IT-RR；MAC地址表保存IP地址和MAC地址的映射關(guān)系，選用DRAM，用于送出IP報文時填寫以太幀報文頭；入控、接收接口控制報文接收和緩沖，出控、發(fā)送接口控制報文發(fā)送和緩沖，采用FPGA設計，選用Altera公司產(chǎn)品10K系列30A和50A。
專利摘要本實用新型涉及一種高端路由器IP9000,其特征在于:包括中心控制模塊、接口模塊和高速交換背板三個部分,是一種分布式控制結(jié)構(gòu);高速交換背板支持中心控制模塊和各接口模塊之間的互連,是一種千兆位開關(guān)結(jié)構(gòu),每個接口模塊通過高速交換背板進行報文線速轉(zhuǎn)發(fā),接口模塊和交換背板之間采用多隊列機制。
文檔編號H04Q3/04GK2443562SQ0026780
公開日2001年8月15日 申請日期2000年12月28日 優(yōu)先權(quán)日2000年12月28日
發(fā)明者曹文華, 李忠勇, 郝翔 申請人:深圳市潯寶網(wǎng)絡技術(shù)有限公司