專利名稱：可按比例配置的開關(guān)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在計算機(jī)網(wǎng)絡(luò)和其它數(shù)據(jù)流動場合中切換數(shù)據(jù)的開關(guān)結(jié)構(gòu)。
十字頭是一類在多個設(shè)備之間切換數(shù)據(jù)的開關(guān)結(jié)構(gòu)，可以設(shè)想成是一種以某種方式用開關(guān)元件把多條垂直通路互連到多條水平通路的開關(guān)，開關(guān)元件可將任一條垂直通路與任一條水平通路互連起來。這類十字頭通常由專用集成電路(ASIC)構(gòu)成。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，開關(guān)結(jié)構(gòu)包括具有多個輸入與輸出端的網(wǎng)狀開關(guān)和對一系列字節(jié)切割總線提供不阻塞開關(guān)結(jié)構(gòu)功能的分布開關(guān)配置。
根據(jù)本發(fā)明的另一個方面，將網(wǎng)絡(luò)設(shè)備耦合至網(wǎng)絡(luò)處理器的開關(guān)包括多個虛擬隊列和耦合到至少一條總線的輸入部邏輯，所述輸入部邏輯判斷應(yīng)將進(jìn)入數(shù)據(jù)送到哪一條虛擬隊列，輸出邏輯則選擇應(yīng)將哪一個新的虛擬隊列接至輸出口。
根據(jù)本發(fā)明的再一個方面，開關(guān)結(jié)構(gòu)包括第一組數(shù)據(jù)開關(guān)，每個開關(guān)有多個輸入口和多個輸出口，該組多個開關(guān)能將其任一個輸入口切換到其任一個輸出口，而多個數(shù)據(jù)開關(guān)的輸入端耦合至多條輸入總線，使第一條輸入總線的第一字節(jié)耦合至多個開關(guān)中第一個開關(guān)，第一輸入總線的后續(xù)字節(jié)耦合至多個開關(guān)中后一開關(guān)。
下述的一個或多個優(yōu)點由本發(fā)明的一個或多個方面提供。
提供的高性能可按比例配置的開關(guān)結(jié)構(gòu)用于對多端口旋轉(zhuǎn)開關(guān)按比例配置。該旋轉(zhuǎn)開關(guān)利用對旋轉(zhuǎn)開關(guān)控制器(RSC)提供全十字頭功能的虛擬隊列，使其任一輸入隊列能耦合至其任一輸出隊列而無阻塞。RSC可以動態(tài)地配置諸附加端口。RSC是一種模塊化概念，可利用無源底板使開關(guān)例如從32個端口增長到64端口和128端口。
附圖簡介

圖1是包含旋轉(zhuǎn)開關(guān)的網(wǎng)絡(luò)系統(tǒng)的框圖。
圖2是表示旋轉(zhuǎn)開關(guān)構(gòu)成的框圖。
圖3是旋轉(zhuǎn)開關(guān)的框圖。
圖4A是以字節(jié)分割結(jié)構(gòu)耦合的旋轉(zhuǎn)開關(guān)的框圖。
圖4B是以字節(jié)分割結(jié)構(gòu)耦合的兩個旋轉(zhuǎn)開關(guān)的框圖。
圖5A是一曲線圖，表示圖4A中單只旋轉(zhuǎn)開關(guān)的字節(jié)映射。
圖5B是一曲線圖，表示圖4B中設(shè)備的字節(jié)映射。
圖6是表示旋轉(zhuǎn)開關(guān)中仲裁使用的結(jié)構(gòu)的框圖。
描述參照圖1，網(wǎng)絡(luò)系統(tǒng)10包括以不阻塞方式將數(shù)據(jù)從輸入口傳至輸出口的旋轉(zhuǎn)開關(guān)12。例如，可用該開關(guān)把多個網(wǎng)絡(luò)處理器14的分組數(shù)據(jù)發(fā)送給耦合至分離的32位FIFO總線的網(wǎng)絡(luò)設(shè)備16。旋轉(zhuǎn)開關(guān)12包含的一條數(shù)據(jù)通路以8位(即字節(jié))分割，如下所述，使系統(tǒng)10例如從2×2 FIFO總線系統(tǒng)擴(kuò)展成8×8 FIFO總線系統(tǒng)。旋轉(zhuǎn)開關(guān)12包括多個8位寬的虛擬輸入隊列(VIQ)18，分布成諸輸入部，每個8字節(jié)寬的輸入部耦合至VIQ18中的16。旋轉(zhuǎn)開關(guān)設(shè)備12還包括多個輸出部20。旋轉(zhuǎn)開關(guān)12還包括開關(guān)結(jié)構(gòu)網(wǎng)絡(luò)24，它與虛擬輸入隊列組合在一起，輸出部邏輯20可將字節(jié)寬的數(shù)據(jù)從任一輸入虛擬隊列18移到輸出FBUS字節(jié)，并不限制任一其它輸入部進(jìn)入任一輸入虛擬隊列18。數(shù)據(jù)切換由仲裁器22控制。
RSC12的內(nèi)部結(jié)構(gòu)24提供完整的輸入至輸出連接，即完整地將任一個和全部輸入端連接至任一個和全部輸出端。在一示例性旋轉(zhuǎn)開關(guān)12中，有分布于8個部分的128個8位位寬虛擬輸入隊列(VIQ)(如每一部分16個VIQ)和8個輸出部，因而對128個輸出口中任一輸出口提供具有128個輸入口的設(shè)備。該結(jié)構(gòu)是一獨立的隊列結(jié)構(gòu)，不要求對稱切換。切換在處理器14與RSC結(jié)構(gòu)24之間是一種松散配置的分布功能。RSC仲裁器22對收到的分組數(shù)據(jù)提供公正的循環(huán)服務(wù)。處理器14可通過簡單的循環(huán)或加權(quán)的公正排隊向RSC12提供分組數(shù)據(jù)。輸出口切換以PULL仲裁方式為基礎(chǔ)。
參照圖2，該圖示出圖1中系統(tǒng)10的構(gòu)成。旋轉(zhuǎn)開關(guān)設(shè)備12示成耦合至一對網(wǎng)絡(luò)處理器14，后者最好是基于平行的多線程處理器。Matthew J.Adiletta等人于1999年8月31日提交的美國專利申請(題為“PARALLEL PROCESSORARCHITECTURE”)曾描述過一例這樣的處理器，該申請已轉(zhuǎn)讓給本發(fā)明的受讓人，通過引用與本申請結(jié)合。各處理器14與數(shù)據(jù)提供設(shè)備13通信，如這里的設(shè)備13就是與網(wǎng)絡(luò)30的物理層耦合的媒體訪問控制器(MAC)。
系統(tǒng)10還包括無源底板30，后者利用三態(tài)引導(dǎo)邏輯根據(jù)支持的端口數(shù)對系統(tǒng)10作動態(tài)再配置。系統(tǒng)10為字節(jié)分割配置。作為字節(jié)分割型配置，在添加新端口時，所有端口都停止向RSC設(shè)備口發(fā)送。根據(jù)緩沖與引導(dǎo)初始化時間，輸入口可能或可能不一定暫定。無源底板包括9條主總線30a-30b。第一總線30a是計算機(jī)總線，如個人計算機(jī)互連(PCI)總線。這是一種橋接總線，所以嚴(yán)格地講，該底板并非無源，可將通常與PCI總線等總線相關(guān)聯(lián)的橋接與微處理器單元作為維持無源底板30的子卡。底板上其它8條總線用來互連RSC閘刀(閘刀0至閘刀3)。RSC閘刀是RSC設(shè)備12、網(wǎng)絡(luò)處理器14和網(wǎng)絡(luò)設(shè)備16的一種配置。
由于FBUS數(shù)據(jù)(32位單向總線)被分成四個8位段，所以可按系統(tǒng)10支持同等端口數(shù)決定這些段的大小。若使用單刀，即32端口系統(tǒng)，底板引導(dǎo)邏輯就將總線30b接至總線30e，將總線30i接至總線30f而提供輸入數(shù)據(jù)，即把兩條24位FBUS數(shù)據(jù)總線接至RSC12。這兩條總線與各自從總線30b與總線30i直接反饋的8位對RSC12形成兩條32位輸入總線。總線30d引到總線30c，對MAC設(shè)備16發(fā)射。FBUS總線的24個數(shù)據(jù)位與來自RSC12的8位一起對MAC形成32位。同樣地，總線30g引到總線30h，與直接來自RSC 12的8位反饋數(shù)據(jù)合并后對MAC16形成32位。
每個閘刀(如Blade_0-Blade_3)的結(jié)構(gòu)相類似，通過無源底板32排列在一起。這樣，若系統(tǒng)10有64個支持的端口，引導(dǎo)邏輯(未示出)就從每條總線選出有關(guān)的字節(jié)，并把它們以16位分段接至它們各自的指定總線。若例示為128個端口，則分段規(guī)模為8位。應(yīng)該指出，可以將64端口系統(tǒng)配置成96端口系統(tǒng)，其中分段尺寸為8位，使用三片RSC閘刀，僅有6個輸入部(不是8個)。在這類配置中，要配第四個RSC完成32位字節(jié)分割。因此，96端口系統(tǒng)要求使用簡單的添加板，上面只有一個在兩個輸入部上應(yīng)用位(31∶8)的RSC。
參照圖3，RSC12包含的輸入部邏輯裝置(ISL)40a-40h，用來處理進(jìn)入的FBUS數(shù)據(jù)，并把進(jìn)入的數(shù)據(jù)分配給虛擬隊列邏輯(VQL)裝置42a-42p里的有關(guān)虛擬輸入隊列。RSC12還包括輸出部邏輯裝置(OSL)44a-44h。OSL裝置44從VQL邏輯裝置42中取出數(shù)據(jù)，并把該數(shù)據(jù)提供給FBUS的輸出側(cè)分配給有關(guān)MAC裝置14。輸入虛擬隊列420-42127經(jīng)一連串復(fù)用器470-47127耦合至輸出部邏輯44。每個復(fù)用器420-42127耦合至每個成排的虛擬輸入隊列42(如對復(fù)用器420為VIQ420-42112)。每列有16個所述復(fù)用器。每列復(fù)用器470-47127(如列0為復(fù)用器470-4715)的輸出對耦合至輸出部邏輯44a-44h的相應(yīng)輸出復(fù)用器490-497饋送。
RSC12還包括輸入準(zhǔn)備邏輯46，它對虛擬隊列邏輯(VQL)裝置42a-42p里的諸虛擬輸入隊列作取樣，向映射的輸入部報告虛擬輸入隊列的狀態(tài)，使提供數(shù)據(jù)的裝置14(圖1)能跟蹤緩沖器的滿度。RSC12還包括輸出準(zhǔn)備邏輯(ORL)48，它類似于輸入準(zhǔn)備邏輯，不過ORL48對網(wǎng)絡(luò)設(shè)備16取樣，如MAC發(fā)送準(zhǔn)備位，判斷網(wǎng)絡(luò)設(shè)備16是否準(zhǔn)備接受更多的發(fā)送數(shù)據(jù)。RSC12還包括輸出部仲裁邏輯50，該邏輯50將在圖6中描述，用來判斷哪一虛擬輸入隊列應(yīng)在合適的時隙內(nèi)將數(shù)據(jù)提供給它的輸出部。一種較佳的方案具有應(yīng)用循環(huán)時間復(fù)用仲裁算法的輸出部仲裁邏輯50。
輸入部邏輯(ISL)40與網(wǎng)絡(luò)處理器14接口，決定向哪個虛擬隊列發(fā)送進(jìn)入的mpkt(64字節(jié)有效負(fù)荷)。RSC12有多個虛擬隊列。在一實例中，有16個可對其各輸入部引導(dǎo)進(jìn)入的mpkt的虛擬隊列。RSC12被編成例如8個輸入部。若要求很少的輸入部(即對少數(shù)端口配置RSC12)，可將在邏輯上鄰接的諸輸入部連接成32位的數(shù)據(jù)通路(32端口)或16位的數(shù)據(jù)通路(64端口)。
ISL40用帶內(nèi)信息控制虛擬隊列裝載和端口仲裁。帶內(nèi)信息用來將與帶外控制顯然相關(guān)的引線費用減至最小。帶內(nèi)信息包括目的地輸出口(8位)、SOP位、“照原樣發(fā)送”控制位、字節(jié)使能控制位、CSR使能和虛擬隊列標(biāo)識符(4位)。由于每個循環(huán)只有8位帶內(nèi)數(shù)據(jù)，所以要求16位、兩次帶內(nèi)循環(huán)。在64或32端口模式中有一優(yōu)化方案，16位/32位帶內(nèi)信息成為可行，因而只要求一次帶內(nèi)信息循環(huán)。
十字頭的輸入數(shù)據(jù)包括兩個32位的首部字，包含控制信息和后接分組數(shù)據(jù)的8個32位字。32位輸入字接至4個輸入部。首部對各輸入部分成2字節(jié)控制，并對正在發(fā)送的最后一個32位字規(guī)定了裝載的VIQ、輸出目的地、字節(jié)計數(shù)、分組結(jié)束和字節(jié)使能。規(guī)定的4個輸出部接收正在裝入“未定”輸出FIFO的新分組的VIQ地址。正在發(fā)送給同一輸出口的所有分組數(shù)據(jù)被裝入類似的“未定”FIFO里，使所有四個輸出字節(jié)部開始以同一循環(huán)將數(shù)據(jù)發(fā)送給輸出FIFO總線。四個輸出部發(fā)出的字節(jié)數(shù)據(jù)被組合成32位的輸出FIFO總線。
各RSC的兩個輸出部可驅(qū)動控制信號(分組開始、分組結(jié)束、照原樣發(fā)送、發(fā)送差錯)，同時所有各部都驅(qū)動字節(jié)使能信號。輸出控制邏輯對所有輸出目的地的準(zhǔn)備信號進(jìn)行取樣。所有輸出部在鎖定步驟中更新它們的準(zhǔn)備位狀態(tài)，所以能同時切換輸入FIFO總線的4個分割字節(jié)。
輸入部邏輯42的輸入包括FBUS數(shù)據(jù)位(70)和控制信號Txsel、EOP與NewQHdr。FBUS數(shù)據(jù)位如上所述，Txsel位用于把FBUS數(shù)據(jù)位安排成生效，而EOP用于明確表示分組結(jié)束。NewQHdr位對ISL420指示一組新的虛擬隊列信息正在進(jìn)入。優(yōu)化方法可以是，若認(rèn)定EOP AND NewQhdr，就只要求單次預(yù)先未定的循環(huán)來指示目標(biāo)虛擬隊列。這表示傳遞的不是一個新的分組數(shù)據(jù)，而是當(dāng)時傳送分組的連續(xù)數(shù)據(jù)，此時要求帶內(nèi)EOP。
輸入準(zhǔn)備邏輯(IRL)46對與各輸入部相關(guān)的虛擬隊列邏輯42a-42p里的16個虛擬隊列的狀態(tài)取樣，若VIQ具有現(xiàn)成的空間，IRL將通過VIQ發(fā)送準(zhǔn)備位向請求網(wǎng)絡(luò)處理器14(圖1)報告這一情況。
網(wǎng)絡(luò)處理器14可以用該信息調(diào)度對這些虛擬隊列的傳輸。
虛擬隊列VIQ與某一特定輸出相關(guān)，而該虛擬隊列里保持著有效數(shù)據(jù)。虛擬隊列可以擁有適當(dāng)?shù)拇尜A深度，如14個隊列為4mpkt到2個隊列為8mpkt，每個mpkt為64字節(jié)。有16個與每個輸入/輸出部相關(guān)聯(lián)的虛擬隊列。
可以進(jìn)行其它配置。各VIQ有一輸入指針和一輸出指針，輸入部邏輯40(ISL)用輸入指針將數(shù)據(jù)推入VIQ，而輸出部邏輯用輸出指針從VIQ里“取出”數(shù)據(jù)傳至發(fā)送FBUS。在一實施方法中，VIQ為單端口隨機(jī)存取存儲器。由于整個十字頭操作可能同時要求讀與寫，所以VIQ像輸入裝填速度那樣快地循環(huán)兩次。例如，若從輸入部FBUSES的輸入裝填速率為66-80MHZ，輸出漏出速率應(yīng)該是分離的66-80MHZ FBUS排漏速率，則VIQ將工作于133-166MHZ，為輸入或輸出FBUS速率的兩倍。或者，可將隊列構(gòu)成2字節(jié)寬度，輪流循環(huán)存取。
為了盡可能地提高旋轉(zhuǎn)開關(guān)12的效率，開關(guān)結(jié)構(gòu)以兩倍于輸出FBUS排漏速率的速度工作。一種方法是使VIQ的循環(huán)加倍。另一種方法是使VIQ的寬度加倍。這樣，若VIQ的輸入部為8位寬，則對VA緩沖而形成16位的寫數(shù)據(jù)。該操作將取出16位的讀數(shù)據(jù)，該數(shù)據(jù)將以133-160MHZ 8位塊提供給開關(guān)結(jié)構(gòu)。
輸出部邏輯(OSL)44是一時隙填充器，它利用輸出部仲裁50的結(jié)果選擇應(yīng)將哪個新的虛擬隊列“連接”至輸出口。OSL審視輸出準(zhǔn)備位邏輯(ORL)48收集的發(fā)送準(zhǔn)備位，判斷該輸出口是否準(zhǔn)備接受新的mpkt(64字節(jié))。輸出部邏輯運(yùn)用各輸出部的16mpkt隊列(16*64B*8＝8KB)，使VIQ十字頭邏輯退離輸出排漏速率，這一退離讓十字頭以更高的頻率工作。OSL44包括一16入口時隙隊列。輸出口的各VIQ有一明顯的時隙入口。若沒有VIQ，可以壓縮其時隙。在填充為“等待說明”之前，可以壓縮多達(dá)n個時隙(最有可能n＝2)，直到出現(xiàn)漏讀的VIQ。
輸出準(zhǔn)備邏輯(ORL)48向目的地網(wǎng)絡(luò)設(shè)備16(圖1)查問發(fā)送準(zhǔn)備位。輸出部邏輯44(OSL)中的RSC12利用該發(fā)送準(zhǔn)備位加速將數(shù)據(jù)從RSC12推向有關(guān)的輸出部F總線31。ORL48是準(zhǔn)備總線主控器，通過所有附接的MAC循環(huán)，取出發(fā)送準(zhǔn)備位。ORL48組裝所有的發(fā)送準(zhǔn)備位，并把它們提供給各自的輸出部。OSL48用這些位判斷該隊列尾部是否要裝填該輸出口的mpkt，這樣可避免隊列首部阻塞。
輸出部仲裁(OSA)50用于將虛擬隊列42(VIQ)聯(lián)接至輸出口。RSC12應(yīng)用分布式十字頭選擇方案。網(wǎng)絡(luò)處理器14作加權(quán)的公正排隊，向RSC12提供傳輸?shù)捻攲訂卧?，而RSC12又應(yīng)用一種公正的服務(wù)算法和不阻塞方案，從而保持了效率。
開關(guān)配置參照圖4A，旋轉(zhuǎn)開關(guān)14a耦合成提供一種2×2FIFO總線開關(guān)結(jié)構(gòu)。旋轉(zhuǎn)14a由總線B01-B1饋送，這些總線都是32位字節(jié)分割的總線。旋轉(zhuǎn)開關(guān)14a的輸出耦合至輸出總線，如FBUS_0、FBUS_1。在輸入一側(cè)，各總線B0-B1的四個字節(jié)依次耦合至旋轉(zhuǎn)開關(guān)14a，在輸出一側(cè)，各旋轉(zhuǎn)開關(guān)的前四個輸出部提供FBUS_0的字節(jié)，后四個輸出部提供FBUS_1的字節(jié)。該配置的映射圖示于圖5A。以這種方式提供字節(jié)分割的結(jié)構(gòu)，該結(jié)構(gòu)不阻塞，即可將任一輸入口接至任一輸出口而不阻止把任何其它輸入口接至任何其它輸出口。在任何一次循環(huán)中，所有輸入口能將數(shù)據(jù)耦合至不同的所有輸出口。
參照圖4B，一對旋轉(zhuǎn)開關(guān)14a、14b被耦合成提供一種4×4FIFO總線開關(guān)結(jié)構(gòu)。旋轉(zhuǎn)開關(guān)14a、14b的輸入部由總線B0-B3耦合，這些總線都是32位字節(jié)分割的總線，旋轉(zhuǎn)開關(guān)14a、14b的輸出部耦合至輸出總線，如FBUS_0至FBUS_3。在輸入一側(cè)，各總線B0-B3的前兩個字節(jié)耦合至第一旋轉(zhuǎn)開關(guān)14a的輸入部，各總線的最后兩個字節(jié)耦合至第二旋轉(zhuǎn)開關(guān)14b的輸入部。在輸出一側(cè)，各旋轉(zhuǎn)開關(guān)的前兩個輸出部提供FBUS_0的字節(jié)，后面兩個輸出部提供FBUS_1的字節(jié)，下面依次類推。該配置的映射圖示于圖5B。以這種方式提供字節(jié)分割的結(jié)構(gòu)，該結(jié)構(gòu)為4×4結(jié)構(gòu)，不阻塞，即可將任一輸入口接至任一輸出口，不阻止任一其它輸入口接至任一其它輸出口。在任一次循環(huán)中，所有輸入口都能將數(shù)據(jù)耦合至所有不同的輸出口。
因此，可將諸旋轉(zhuǎn)開關(guān)合成提供更大的開關(guān)結(jié)構(gòu)。四只開關(guān)(下面提出其映射圖)可耦合成把八條4字節(jié)總線，耦合到這四只開關(guān)，各總線的第一字節(jié)耦至第一開關(guān)，各總線的第二字節(jié)耦至第二開關(guān)，各總線的第三字節(jié)耦至第三開關(guān)，各總線的第四字節(jié)耦至第四開關(guān)。另外，利用更大的旋轉(zhuǎn)開關(guān)，即能聯(lián)接更大總線如8字節(jié)總線，可以同樣方式提供甚至更大的結(jié)構(gòu)。在輸出一側(cè)，可提供同樣的連接配置。
這種開關(guān)結(jié)構(gòu)可以定標(biāo)，即容易從2×2FIFO總線結(jié)構(gòu)(32端口對32端口)擴(kuò)展到8×8FIFO總線結(jié)構(gòu)(128端口對128端口)，無須添加附加的分級開關(guān)層次，即擴(kuò)展以單層次開關(guān)實現(xiàn)，減少了等待時間與復(fù)雜性。
參照圖5A，映射成2×2FIFO總線開關(guān)結(jié)構(gòu)要求一個RSC12，字節(jié)輸出映射如下1.輸出部 0-字節(jié)0(位(3124))輸出FIFO總線02.輸出部 1-字節(jié)1(位(2316))輸出FIFO總線03.輸出部 2-字節(jié)2(位(1508))輸出FIFO總線04.輸出部 3-字節(jié)3(位(0700))輸出FIFO總線05.輸出部 4-字節(jié)0(位(3124))輸出FIFO總線16.輸出部 5-字節(jié)1(位(2316))輸出FIFO總線17.輸出部 6-字節(jié)2(位(1508))輸出FIFO總線18.輸出部 7-字節(jié)3(位(0700))輸出FIFO總線1輸入部映射1.輸入部 0-字節(jié)0(位(3124))輸入FIFO總線02.輸入部 1-字節(jié)1(位(2316))輸入FIFO總線03.輸入部 2-字節(jié)2(位(1508))輸入FIFO總線04.輸入部 3-字節(jié)3(位(0700))輸入FIFO總線05.輸入部 4-字節(jié)0(位(3124))輸入FIFO總線1
6.輸入部 5-字節(jié)1(位(2316))輸入FIFO總線17.輸入部 6-字節(jié)2(位(1508))輸入FIFO總線18.輸入部 7-字節(jié)3(位(0700))輸入FIFO總線1其中FBUSXY對應(yīng)于FBUS“Y”的字節(jié)“X”。這樣，輸出部0、1、2、3分別在輸入部0、1、2、3或4、5、6、7中同時接到對應(yīng)的虛擬隊列。
對照圖5B，擴(kuò)展到4×4FIFO總線開關(guān)結(jié)構(gòu)要求兩個RSC裝置14。圖5B示出具有下列映射輸出的輸出映射1.RSC_0輸出部 0-字節(jié)0(位(3124))輸出FIFO總線02.RSC_0輸出部 1-字節(jié)1(位(2316))輸出FIFO總線03.RSC_0輸出部 2-字節(jié)0(位(3124))輸出FIFO總線14.RSC_0輸出部 3-字節(jié)1(位(2316))輸出FIFO總線15.RSC_0輸出部 4-字節(jié)0(位(3124))輸出FIFO總線26.RSC_0輸出部 5-字節(jié)1(位(2316))輸出FIFO總線27.RSC_0輸出部 6-字節(jié)0(位(3124))輸出FIFO總線38.RSC_0輸出部 7-字節(jié)1(位(2316))輸出FIFO總線39.RSC_1輸出部 0-字節(jié)2(位(1508))輸出FIFO總線010.RSC_1輸出部 1-字節(jié)3(位(0700))輸出FIFO總線011.RSC_1輸出部 2-字節(jié)2(位(1508))輸出FIFO總線112.RSC_1輸出部 3-字節(jié)3(位(0700))輸出FIFO總線113.RSC_1輸出部 4-字節(jié)2(位(1508))輸出FIFO總線214.RSC_1輸出部 5-字節(jié)3(位(0700))輸出FIFO總線215.RSC_1輸出部 6-字節(jié)2(位(1508))輸出FIFO總線316.RSC_1輸出部 7-字節(jié)3(位(0700))輸出FIFO總線3輸入以同樣方式映射(圖5B中未示出)。輸入部映射為1.RSC_0輸入部 0-字節(jié)0(位(3124))輸入FIFO總線02.RSC_0輸入部 1-字節(jié)1(位(2316))輸入FIFO總線03.RSC_0輸入部 2-字節(jié)0(位(3124))輸入FIFO總線1
4.RSC_0輸入部 3-字節(jié)1(位(2316))輸入FIFO總線15.RSC_0輸入部 4-字節(jié)0(位(3124))輸入FIFO總線26.RSC_0輸入部 5-字節(jié)1(位(2316))輸入FIFO總線27.RSC_0輸入部 6-字節(jié)0(位(3124))輸入FIFO總線38.RSC_0輸入部 7-字節(jié)1(位(2316))輸入FIFO總線39.RSC_1輸入部 0-字節(jié)2(位(1508))輸入FIFO總線010.RSC_1輸入部 1-字節(jié)3(位(0700))輸入FIFO總線011.RSC_1輸入部 2-字節(jié)2(位(1508))輸入FIFO總線112.RSC_1輸入部 3-字節(jié)3(0700))輸入FIFO總線113.RSC_1輸入部 4-字節(jié)2(位(1508))輸入FIFO總線214.RSC_1輸入部 5-字節(jié)3(位(0700))輸入FIFO總線215.RSC_1輸入部 6-字節(jié)2(位(1508))輸入FIFO總線316.RSC_1輸入部 7-字節(jié)3(位(0700))輸入FIFO總線3在圖5B場合中，F(xiàn)BUSXY對應(yīng)于FBUS“Y”的字節(jié)“X”。這樣，對輸入FIFO總線0、1、2和3的輸入部而言，分別代表輸出FIFO總線0、1、2和3的輸出部(RSC_0 0，1/RSC_1 0，1)、(RSC_0 2，3/RSC_1 2，3)、(RSC_0 4，5/RSC_14，5)、(RSC_0 6，7/RSC_1 6，7)，同時接到VIL42中對應(yīng)的虛擬輸入隊列。
因此，8×8FIFO總線十字頭要求4塊RSC芯片，映射的輸出為1.RSC_0輸出部 0-字節(jié)0(位(3124))輸出FIFO總線02.RSC_0輸出部 1-字節(jié)0(位(3124))輸出FIFO總線13.RSC_0輸出部 2-字節(jié)0(位(3124))輸出FIFO總線24.RSC_0輸出部 3-字節(jié)0(位(3124))輸出FIFO總線35.RSC_0輸出部 4-字節(jié)0(位(3124))輸出FIFO總線46.RSC_0輸出部 5-字節(jié)0(位(3124))輸出FIFO總線57.RSC_0輸出部 6-字節(jié)0(位(3124))輸出FIFO總線6
8.RSC_0輸出部 7-字節(jié)0(位(3124))輸出FIFO總線79.RSC_1輸出部 0-字節(jié)1(位(2316))輸出FIFO總線010.RSC_1輸出部 1-字節(jié)1(位(2316))輸出FIFO總線111.RSC_1輸出部 2-字節(jié)1(位(2316))輸出FIFO總線212.RSC_1輸出部 3-字節(jié)1(位(2316))輸出FIFO總線313.RSC_1輸出部 4-字節(jié)1(位(2316))輸出FIFO總線414.RSC_1輸出部 5-字節(jié)1(位(2316))輸出FIFO總線515.RSC_1輸出部 6-字節(jié)1(位(2316))輸出FIFO總線616.RSC_1輸出部 7-字節(jié)1(位(2316))輸出FIFO總線717.RSC_2輸出部 0-字節(jié)2(位(1508))輸出FIFO總線018.RSC_2輸出部 1-字節(jié)2(位(1508))輸出FIFO總線118.RSC_2輸出部 2-字節(jié)2(位(1508))輸出FIFO總線219.RSC_2輸出部 3-字節(jié)2(位(1508))輸出FIFO總線320.RSC_2輸出部 4-字節(jié)2(位(1508))輸出FIFO總線421.RSC_2輸出部 5-字節(jié)2(位(1508))輸出FIFO總線522.RSC_2輸出部 6-字節(jié)2(位(1508))輸出FIFO總線623.RSC_2輸出部 7-字節(jié)2(位(1508))輸出FIFO總線724.RSC_3輸出部 0-字節(jié)3(位(0700))輸出FIFO總線025.RSC_3輸出部 1-字節(jié)3(位(0700))輸出FIFO總線126.RSC_3輸出部 2-字節(jié)3(位(0700))輸出FIFO總線227.RSC_3輸出部 3-字節(jié)3(位(0700))輸出FIFO總線328.RSC_3輸出部 4-字節(jié)3(位(0700))輸出FIFO總線429.RSC_3輸出部 5-字節(jié)3(位(0700))輸出FIFO總線530.RSC_3輸出部 6-字節(jié)3(位(0700))輸出FIFO總線631.RSC_3輸出部 7-字節(jié)3(位(0700))輸出FIFO總線7
輸入部應(yīng)映射為1.RSC_0輸入部 0-字節(jié)0(位(3124))輸入FIFO總線02.RSC_0輸入部 1-字節(jié)0(位(3124))輸入FIFO總線13.RSC_0輸入部 2-字節(jié)0(位(3124))輸入FIFO總線24.RSC_0輸入部 3-字節(jié)0(位(3124))輸入FIFO總線35.RSC_0輸入部 4-字節(jié)0(位(3124))輸入FIFO總線46.RSC_0輸入部 5-字節(jié)0(位(3124))輸入FIFO總線57.RSC_0輸入部 6-字節(jié)0(位(3124))輸入FIFO總線68.RSC_0輸入部 7-字節(jié)0(位(3124))輸入FIFO總線79.RSC_1輸入部 0-字節(jié)1(位(2316))輸入FIFO總線010.RSC_1輸入部 1-字節(jié)1(位(2316))輸入FIFO總線111.RSC_1輸入部 2-字節(jié)1(位(2316))輸入FIFO總線212.RSC_1輸入部 3-字節(jié)1(位(2316))輸入FIFO總線313.RSC_1輸入部 4-字節(jié)1(位(2316))輸入FIFO總線414.RSC_1輸入部 5-字節(jié)1(位(2316))輸入FIFO總線515.RSC_1輸入部 6-字節(jié)1(位(2316))輸入FIFO總線616.RSC_1輸入部 7-字節(jié)1(位(2316))輸入FIFO總線717.RSC_2輸入部 0-字節(jié)2(位(1508))輸入FIFO總線018.RSC_2輸入部 1-字節(jié)2(位(1508))輸入FIFO總線118.RSC_2輸入部 2-字節(jié)2(位(1508))輸入FIFO總線219.RSC_2輸入部 3-字節(jié)2(位(1508))輸入FIFO總線320.RSC_2輸入部 4-字節(jié)2(位(1508))輸入FIFO總線421.RSC_2輸入部 5-字節(jié)2(位(1508))輸入FIFO總線522.RSC_2輸入部 6-字節(jié)2(位(1508))輸入FIFO總線623.RSC_2輸入部 7-字節(jié)2(位(1508))輸入FIFO總線7
24.RSC_3輸入部 0-字節(jié)3(位(0700))輸入FIFO總線025.RSC_3輸入部 1-字節(jié)3(位(0700))輸入FIFO總線126.RSC_3輸入部 2-字節(jié)3(位(0700))輸入FIFO總線227.RSC_3輸入部 3-字節(jié)3(位(0700))輸入FIFO總線328.RSC_3輸入部 4-字節(jié)3(位(0700))輸入FIFO總線429.RSC_3輸入部 5-字節(jié)3(位(0700))輸入FIFO總線530.RSC_3輸入部 6-字節(jié)3(位(0700))輸入FIFO總線631.RSC_3輸入部 7-字節(jié)3(位(0700))輸入FIFO總線7對于8×8FIFO十字頭結(jié)構(gòu)，RSC12的每個輸入/輸出部與其它RSC12部分同時切換32位FIFO總線的1個字節(jié)。
參照圖6，示出的是輸出部仲裁邏輯(OSA)50a-50h的分布情況。各OSA邏輯單元50決定將哪個虛擬隊列42聯(lián)接到哪個輸出部邏輯44a-44h。輸入FBUS部在新的分組數(shù)據(jù)開頭提供分組開始標(biāo)志“SOP”，該新分組的目的地端口和虛擬隊列號。在開始的這一點，目的地端口為已知，因而對輸出部邏輯作物理映射，并將該映射存入輸出口映射隊列60。各物理端口都有一個輸出口映射隊列600-60127，這些隊列保持著下一個對該端口具有分組數(shù)據(jù)的虛擬隊列的指針。各映射隊列60有多達(dá)8個入口(各輸入部一個)，入口具有下一要發(fā)送的分組數(shù)據(jù)的VIQ#。
當(dāng)輸出部邏輯44將分組數(shù)據(jù)傳輸給特定端口后，它就向輸出仲裁邏輯50請求向其提供貯存在該輸出口的映射隊列60NEXT-VQ里的NEXT_VQ編號。該NEXT_VQ編號是一個地址，輸出部邏輯44用來控制81復(fù)用器62a-62h，而后者向輸出部邏輯44輸送16個mpkt入口輸出隊列。VIQ編號為7位值，三個最高位指示輸入部，四個最低位指示該輸入部里的VIQ，OSL可以用這7位完整地規(guī)定準(zhǔn)備發(fā)送的下一個分組數(shù)據(jù)。
在輸入部邏輯(ISL)40與輸出口映射隊列60之間設(shè)置一條時分復(fù)用總線70，八個輸入部利用該總線將目的地信息發(fā)送給選擇的輸出部。這種復(fù)用很明確，因為要存貯的新分組數(shù)據(jù)最多為8個，16次循環(huán)可將其VIQ#推入它們各自的映射隊列。因此，可運(yùn)用極簡單的循環(huán)技術(shù)在以后8次循環(huán)中分類諸輸入部目的地端口。諸映射隊列可以用先進(jìn)先出算法漏出。
其它實施例應(yīng)該理解，雖然詳細(xì)描述了本發(fā)明內(nèi)容，但是上面的描述只用于說明而并非限制本發(fā)明的范圍，本發(fā)明由所附權(quán)項的范圍限定，其它方面，優(yōu)點和修正都在下述權(quán)項范圍內(nèi)。
權(quán)利要求
1.一種旋轉(zhuǎn)開關(guān)，其特征在于，它包括具有多個輸入與輸出端的網(wǎng)絡(luò)開關(guān)；和對一系列字節(jié)分割總線提供不阻塞開關(guān)結(jié)構(gòu)功能的分布開關(guān)配置。
2.如權(quán)利要求1所述的旋轉(zhuǎn)開關(guān)，其特征在于，所述開關(guān)為第一開關(guān)，該旋轉(zhuǎn)開關(guān)還包括具有多個輸入與輸出端的第二網(wǎng)絡(luò)開關(guān)。
3.如權(quán)利要求1所述的旋轉(zhuǎn)開關(guān)，其特征在于，所述分布開關(guān)配置的第一與第二數(shù)據(jù)開關(guān)的輸入端耦合至多條輸入總線，使第一條總線的第一字節(jié)耦合至第一開關(guān)，第一總線的最后字節(jié)耦合至第二開關(guān)。
4.如權(quán)利要求1所述的旋轉(zhuǎn)開關(guān)，其特征在于，所述分布開關(guān)配置的第一與第二數(shù)據(jù)開關(guān)的輸出端耦合至多條輸出總線，使第一條輸出總線的第一字節(jié)耦合至第一開關(guān)，第一輸出總線的最后字節(jié)耦合至第二開關(guān)。
5.一種把網(wǎng)絡(luò)設(shè)備耦合至網(wǎng)絡(luò)處理器的開關(guān)，其特征在于，它包括多個虛擬隊列；耦合至至少一條總線的輸入部邏輯，所述輸入部邏輯決定將輸入數(shù)據(jù)發(fā)送給哪個虛擬隊列；和輸出部邏輯，選擇應(yīng)將哪一個新的虛擬隊列接至輸出口。
6.如權(quán)利要求5所述的開關(guān)，其特征在于，還包括判斷輸入隊列能否接收數(shù)據(jù)的輸入準(zhǔn)備邏輯。
7.如權(quán)利要求5所述的開關(guān)，其特征在于，不阻塞十字頭開關(guān)配置將輸入隊列耦合至輸出隊列。
8.如權(quán)利要求7所述的開關(guān)，其特征在于，不阻塞十字頭開關(guān)配置包括耦合至多個輸入虛擬隊列輸出端的多個復(fù)用器，用于選擇虛擬隊列供給第二組對輸出部邏輯產(chǎn)生輸入的復(fù)用器。
9.如權(quán)利要求8所述的開關(guān)，其特征在于，還包括仲裁邏輯，用于選擇供給第二組復(fù)用器的哪一個虛擬隊列耦合至輸出部邏輯。
10.一種開關(guān)結(jié)構(gòu)，其特征在于，它包括一對各有多個輸入口與多個輸出口的數(shù)據(jù)開關(guān)，所述開關(guān)能將其任一輸入口切換到其任一輸出口；所述成對數(shù)據(jù)開關(guān)的輸入端耦合至多條輸入總線，使第一條總線的第一字節(jié)耦合至第一開關(guān)，第一條總線的最后字節(jié)耦合至第二開關(guān)。
11.如權(quán)利要求10所述的開關(guān)結(jié)構(gòu)，其特征在于，所述成對數(shù)據(jù)開關(guān)的輸出端耦合至多余輸出總線，使第一總線的第一字節(jié)耦合至第一開關(guān)，第一總線的最后字節(jié)耦合至第二開關(guān)。
12.如權(quán)利要求10所述的開關(guān)結(jié)構(gòu)，其特征在于，成對數(shù)據(jù)開關(guān)包括多個虛擬隊列；耦合至多條總線的輸入部邏輯，所述輸入部邏輯決定應(yīng)將輸入數(shù)據(jù)發(fā)送給哪個虛擬隊列。
13.如權(quán)利要求10所述的開關(guān)結(jié)構(gòu)，其特征在于，成對數(shù)據(jù)開關(guān)包括耦合至多條輸出總線的輸出部邏輯，用于選擇應(yīng)接至輸出口的虛擬隊列。
14.如權(quán)利要求10所述的開關(guān)結(jié)構(gòu)，其特征在于，成對數(shù)據(jù)開關(guān)包括用于控制將輸入總線字節(jié)映射到輸入部邏輯并將輸出部邏輯總線映射到輸出總線的邏輯。
15.一種開關(guān)結(jié)構(gòu)，其特征在于，它包括第一組數(shù)據(jù)開關(guān)，每個開關(guān)有多個輸入口和多個輸出口，所述第一組開關(guān)能將其任一輸入口切換到其任一輸出口；所述成組數(shù)據(jù)開關(guān)的輸入端耦合至多條輸入總線，使第一輸入總線的第一字節(jié)耦合至成組開關(guān)的第一開關(guān)，第一輸入總線的后續(xù)字節(jié)耦合至成組開關(guān)的后續(xù)開關(guān)。
16.如權(quán)利要求15所述的開關(guān)結(jié)構(gòu)，其特征在于，成組開關(guān)有兩個，后續(xù)字節(jié)是第四字節(jié)總線的第三字節(jié)。
17.如權(quán)利要求16所述的開關(guān)結(jié)構(gòu)，其特征在于，所述開關(guān)耦合四條字節(jié)分割總線，四條總線中每一條的第一字節(jié)與第二字節(jié)耦合至第一開關(guān)，每一條的第三字節(jié)與第四字節(jié)耦合至第二開關(guān)。
18.如權(quán)利要求15所述的開關(guān)結(jié)構(gòu)，其特征在于，成組開關(guān)有四只，所述后續(xù)字節(jié)是四字節(jié)總線的第二字節(jié)。
19.如權(quán)利要求16所述的開關(guān)結(jié)構(gòu)，其特征在于，所述開關(guān)耦合至八條字節(jié)分割總線，八條總線中每一條的第一字節(jié)耦合至第一開關(guān)，每一條的第二字節(jié)耦合至第二開關(guān)，每一條的第三字節(jié)耦合至第三開關(guān)，每一條的第四字節(jié)耦合至第四開關(guān)。
20.如權(quán)利要求10所述的開關(guān)結(jié)構(gòu)，其特征在于，所述成對數(shù)據(jù)開關(guān)的輸出端耦合至多條輸出總線，使第一總線的第一字節(jié)耦合至第一開關(guān)，第一總線的最后字節(jié)耦合至第二開關(guān)。
全文摘要
一種開關(guān)結(jié)構(gòu)包括第一組數(shù)據(jù)開關(guān),每個數(shù)據(jù)開關(guān)有多個輸入口和多個輸出口;所述成組開關(guān)能將其任一輸入口切換至其任一輸出口,成組數(shù)據(jù)開關(guān)的輸入端耦合至多條輸入總線,使第一輸入總線的第一字節(jié)耦合至成組開關(guān)的第一開關(guān),第一輸入總線的后續(xù)字節(jié)耦合至成組開關(guān)的后續(xù)開關(guān)。
文檔編號H04L12/56GK1382333SQ00814034
公開日2002年11月27日 申請日期2000年8月14日 優(yōu)先權(quán)日1999年8月31日
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