專利名稱：避免傳輸錯誤的信號傳輸裝置與方法
技術領域：
本發(fā)明涉及一種避免傳輸錯誤的信號傳輸裝置與方法，特別是涉及一種應用于一n位元并列數(shù)位信號傳輸?shù)谋苊鈧鬏斿e誤的信號傳輸裝置與方法。
在集成電路(Integrated Circuit，IC)晶片與集成電路晶片之間，必然進行著大量資料信號的傳輸，而在傳輸速度日益增加之際，晶片與晶片間的傳輸線(transmission line)特性便嚴重地影響了其間信號傳輸?shù)恼_率。以電腦系統(tǒng)為例，中央處理單元(CPU)11通過核心邏輯電路(core logic)12頻繁地于動態(tài)隨機存取存儲器電路(DRAM)13中存取數(shù)位資料(見

圖1所示之方塊示意圖)，因此，用以代表數(shù)位資料的雙電壓準位信號便于中央處理單元11與核心邏輯電路12間的傳輸線(transmission line)以及核心邏輯電路12與動態(tài)隨機存取存儲器電路13間的傳輸線(transmission line)快速地進行傳輸，而由于過長傳輸線的等效電容值相當高，因此當雙電壓準位信號由準位0拉上準位1時，是需要耗費相當大的電流量Id(見圖2(a)所示的等效電路示意圖)，反之，當雙電壓準位信號由準位1拉下準位0時，同樣需要耗費相當大的電流量Is(見圖2(b)所示的等效電路示意圖)。
于是，當核心邏輯電路12與動態(tài)隨機存取存儲器電路13間是以同時傳輸多個位元的并列式信號方式進行傳輸時，極有可能發(fā)生同時有多個位元產(chǎn)生由準位0拉上準位1或由準位1拉下準位0的狀況，如此將造成輸出電路必須耗費相當大的電流量方能完成該一電壓準位變化，因此極易導致整體系統(tǒng)因耗電過劇而產(chǎn)生系統(tǒng)不穩(wěn)甚至資料傳輸產(chǎn)生錯誤，以8位元并列式數(shù)位信號為例，當兩筆相鄰的輸出資料分別為00000000與11111111時，如圖2(a)所示的電流量Id將因過大而使輸出電壓V低于準位1的電壓甚或低于準位1的門檻電壓，進而使得資料傳輸產(chǎn)生錯誤?；蚴钱攦晒P相鄰的輸出資料分別為11111111與00000000時，如圖2(b)所示的電流量Is亦將因過大而使輸出電壓V高于準位0的電壓甚或高于準位0的門檻電壓，亦使得資料傳輸產(chǎn)生錯誤。
本發(fā)明的主要目的在于提供一種避免傳輸錯誤的信號傳輸裝置與方法，使其可以克服上述現(xiàn)有技術存在的傳輸錯誤的信號缺陷。
本發(fā)明的目的是由以下技術方案實現(xiàn)的。依據(jù)本發(fā)明提出的一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數(shù)位信號的傳輸，本信號傳輸裝置包括一變化值偵測器，于接收該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料后進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值，并于該變化值大于一門檻值時發(fā)出一指標信號；一編碼器，電連接于該變化值偵測器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及一解碼器，電連接于該變化值偵測器與該編碼器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
一種避免傳輸錯誤的信號傳輸方法，適用于一n位元并列數(shù)位信號的傳輸，本信號傳輸方法包括下列步驟對于該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值；于該變化值大于一門檻值時發(fā)出一指標信號并對該第二筆n位元數(shù)位資料進行一第二運算處理，進而得致一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及因應該指標信號而對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數(shù)位信號的傳輸，其特征在于本信號傳輸裝置包括一變化值偵測器，于接收該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料后進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值，并于該變化值大于一門檻值時發(fā)出一指標信號；一編碼器，電連接于該變化值偵測器，因應該指標信號而對該第二筆n位元數(shù)位資料進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及一解碼器，電連接于該變化值偵測器與該編碼器，因應該指標信號而對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
一種避免傳輸錯誤的信號傳輸方法，適用于一n位元并列數(shù)位信號的傳輸，其特征在于本信號傳輸方法包含下列步驟對于該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值；于該變化值大于一門檻值時對該第二筆n位元數(shù)位資料進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
本發(fā)明的目的還可以通過以下技術措施來進一步實現(xiàn)。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述變化值偵測器包括一延遲電路，電連接于該編碼器，其是將該編碼器所輸出的n位元數(shù)位資料延遲一預定時間后送出；以及一漢明距離偵測器，電連接于該延遲電路，其是接收該第二筆n位元數(shù)位資料以及該延遲電路所送出的第一筆n位元數(shù)位資料后進行該第一運算處理而得致的一漢明距離，而當漢明距離大于該門檻值時發(fā)出該指標信號。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述門檻值系設為n/2。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述編碼器為一互斥或(XOR)運算器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥或(XOR)運算器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行互斥或運算，進而得回該第二筆n位元數(shù)位資料。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述編碼器為一互斥反或(XNOR)運算器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥反或(XNOR)運算器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
前述的避免傳輸錯誤的信號傳輸裝置，其中是適用于兩集成電路晶片間的傳輸線上n位元并列數(shù)位信號的傳輸。
前述的避免傳輸錯誤的信號傳輸裝置，其中所適用的兩集成電路晶片分別為核心邏輯電路與動態(tài)隨機存取存儲器電路，或分別為圖形加速器電路與動態(tài)隨機存取存儲器電路。
前述的避免傳輸錯誤的信號傳輸方法，其中所述第一運算處理所得致的該變化值是為一漢明距離，并當漢明距離大于該門檻值時發(fā)出該指標信號，而該門檻值設為n/2。
前述的避免傳輸錯誤的信號傳輸方法，其中所述第二運算處理為對該指標信號與該第二筆n位元數(shù)位資料進行一互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理為對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥或運算，進而得回該第二筆n位元數(shù)位資料。
前述的避免傳輸錯誤的信號傳輸方法，其中所述第二運算處理是為對該指標信號與該第二筆n位元數(shù)位資料進行一互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理是為對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述變化值偵測器包括一延遲電路，電連接于該編碼器，其是將該編碼器所輸出的n位元數(shù)位資料延遲一預定時間后送出；以及一漢明距離偵測器，電連接于該延遲電路，其是接收該第二筆n位元數(shù)位資料以及該延遲電路所送出的第一筆n位元數(shù)位資料后進行該第一運算處理而得致的一漢明距離，而當漢明距離大于該門檻值時發(fā)出該指標信號。
前述的避免傳輸錯誤的信號傳輸裝置，其中所述編碼器是為一互斥或(XOR)運算器，其是對于該指標信號與該第二筆n位元數(shù)位資料進行一互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥或(XOR)運算器，其是對于該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥或運算，進而得回該第二筆n位元數(shù)位資料。
前述的避免傳輸錯誤的信號傳輸裝置，其中是適用于兩集成電路晶片間的傳輸線上n位元并列數(shù)位信號的傳輸。
前述的避免傳輸錯誤的信號傳輸方法，其中所述第一運算處理所得致的該變化值是為一漢明距離，而該門檻值是設為n/2。
前述的避免傳輸錯誤的信號傳輸方法，其中所述第二運算處理是為以邏輯”0”對該指標信號與該第二筆n位元數(shù)位資料進行一互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理是為以邏輯”0”對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
本發(fā)明與現(xiàn)有技術相比具有明顯的優(yōu)點和積極效果。由以上技術方案可知，本發(fā)明提供一種避免傳輸錯誤的信號傳輸裝置與方法，使其可以克服上述現(xiàn)有技術存在的傳輸錯誤的信號缺陷。
本發(fā)明的具體結構由以下實施例及其附圖詳細給出。
圖1是電腦系統(tǒng)中的中央處理單元通過核心邏輯電路于動態(tài)隨機存取存儲器電路中存取數(shù)位資料的方框示意圖。
圖2(a)、圖2(b)是高電容值傳輸線于電壓準位由高變低與由低變高時的等效電路示意圖。
圖3是本發(fā)明所發(fā)展出避免傳輸錯誤的信號傳輸裝置較佳實施例的功能方框示意圖。
圖4(a)是變化值偵測器與編碼器的一第一電路方框實施例示意圖。
圖4(b)是解碼器的一第一電路方塊實施例示意圖。
圖5(a)是變化值偵測器與編碼器的一第二電路方框實施例示意圖。
圖5(b)是解碼器的一第二電路方框實施例示意圖。
圖6(a)是本發(fā)明運用于中央處理單元、核心邏輯電路與動態(tài)隨機存取存儲器電路等集成電路晶片間的功能方塊示意圖。
圖6(b)是本發(fā)明運用于圖形加速器電路與動態(tài)隨機存取存儲器電路等集成電路晶片間的功能方框示意圖。
本發(fā)明圖式中所包括的各元件列示如下11、中央處理單元 12、核心邏輯電路13、動態(tài)隨機存取存儲器電路3、信號傳輸裝置30、變化值偵測器 31、編碼器32、解碼器301、延遲電路302、漢明距離偵測器 60、中央處理單元61、核心邏輯電路 62、動態(tài)隨機存取存儲器電路63、傳輸線64、圖形加速器電路以下結合附圖及較佳實施例，對依據(jù)本發(fā)明提出的避免傳輸錯誤的信號傳輸裝置與方法，其具體結構、特征及其功效，詳細說明如后。
請參閱圖3所示，為本發(fā)明所發(fā)展出避免傳輸錯誤的信號傳輸裝置較佳實施例的功能方框示意圖，其信號傳輸裝置3主要是由變化值偵測器30、編碼器31以及解碼器32所構成。其中該變化值偵測器30，是于接收該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料后進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值，并于該變化值大于一門檻值時發(fā)出一指標信號至編碼器31。而編碼器31則于接收該指標信號與該第二筆n位元數(shù)位資料后進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下。至于解碼器32則于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
再請參閱圖4(a)所示，其是變化值偵測器30與編碼器31的一第一電路方框實施例，其中該變化值偵測器30是由一延遲電路301與一漢明距離偵測器302所構成，延遲電路301是將該編碼器31所輸出的n位元數(shù)位資料延遲一預定時間后送至該漢明距離偵測器302中，漢明距離偵測器302便接收該第二筆n位元數(shù)位資料以及該延遲電路所送出的第一筆n位元數(shù)位資料后進行該第一運算處理而得致的一漢明距離(Hamming distance，其是用以定羲出相同長度的位元序列間位元變化的數(shù)目，例如00000000與11111111的Hamming distance為8,00001111與11110000的Hamming distance亦為8,00000000與10000001的Hamming distance則為2，以此類推)，而漢明距離偵測器302便根據(jù)所偵測得致的漢明距離而發(fā)出一指標信號至編碼器31。
本第一實施例中的編碼器31是以一互斥或(XOR)運算器所完成，因此當漢明距離(Hamming distance)大于該門檻值n/2(可依實際需求而做調整，通常設定為n/2)時，例如，第一筆n位元數(shù)位資料為00000000而第二筆n位元數(shù)位資料為11111100，兩者的漢明距離為6，經(jīng)判斷確實大于該門檻值4，因此漢明距離偵測器302是發(fā)出邏輯”1”的指標信號至該編碼器31，而編碼器31于接收該邏輯”1”的指標信號與該第二筆n位元數(shù)位資料(11111100)后便進行一第二運算處理(互斥或(XOR)運算)，進而輸出一重新編碼的第二筆n位元數(shù)位資料(00000011)，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該漢明距離2縮小至該門檻值4之下，而能在高電容值的傳輸線(transmission line)上傳送時不致因消耗過大的電流而發(fā)生傳輸錯誤。而同樣以互斥或(XOR)運算器所完成的解碼器32(如圖4(b)所示)，則于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后再進行一第三運算處理(互斥或(XOR)運算)，如此便可得回該原始的第二筆n位元數(shù)位資料。
再請參閱圖5(a)、圖5(b)所示，其是變化值偵測器30、編碼器31以及解碼器32的一第二電路方框實施例，其與第一電路方框實施例的不同處在于該編碼器31與解碼器32是各以一互斥反或(XNOR)運算器來完成，因此當欲連續(xù)傳送的第一筆n位元數(shù)位資料與第二筆n位元數(shù)位資料間的漢明距離大于該門檻值時，漢明距離偵測器302是改發(fā)出邏輯”0”的指標信號至該編碼器31來對第二筆n位元數(shù)位資料進行一互斥反或運算而得致該重新編碼之n位元第二筆資料，用以進一步能使該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該漢明距離縮小至該門檻值之下，至于其它運作原理皆與第一實例相同，故在此不予贅述。
再請參見圖6(a)，其是本發(fā)明運用于中央處理單元60、核心邏輯電路61與動態(tài)隨機存取存儲器電路62等集成電路晶片間的功能方框示意圖，為解決核心邏輯電路61與動態(tài)隨機存取存儲器電路62間傳輸線63的等效電容放大所造成的問題，人們可將本發(fā)明裝置設于核心邏輯電路61與傳輸線63之間，使得傳輸于傳輸線63上的信號已然經(jīng)過重新編碼而不致發(fā)生資料傳輸錯誤的問題，而其中額外所儲存與傳輸?shù)囊晃辉盘柋闶窃撝笜诵盘?。至于圖6(b)則為本發(fā)明運用于圖形加速器(Graphics Accelerator)電路64與動態(tài)隨機存取存儲器電路62等集成電路晶片間的功能方框示意圖，其中額外所儲存與傳輸?shù)囊晃辉盘栆酁樵撝笜诵盘枴?br> 而上述電路功能方框所執(zhí)行的運算處理亦可由程序軟件所完成。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，凡是依據(jù)本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內(nèi)。
權利要求
1.一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數(shù)位信號的傳輸，本信號傳輸裝置包括一變化值偵測器，于接收該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料后進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值，并于該變化值大于一門檻值時發(fā)出一指標信號；一編碼器，電連接于該變化值偵測器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及一解碼器，電連接于該變化值偵測器與該編碼器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
2.根據(jù)權利要求1所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所述變化值偵測器包括一延遲電路，電連接于該編碼器，其是將該編碼器所輸出的n位元數(shù)位資料延遲一預定時間后送出；以及一漢明距離偵測器，電連接于該延遲電路，其是接收該第二筆n位元數(shù)位資料以及該延遲電路所送出的第一筆n位元數(shù)位資料后進行該第一運算處理而得致的一漢明距離，而當漢明距離大于該門檻值時發(fā)出該指標信號。
3.根據(jù)權利要求2所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所述門檻值系設為n/2。
4.根據(jù)權利要求1所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所述編碼器為一互斥或(XOR)運算器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥或(XOR)運算器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行互斥或運算，進而得回該第二筆n位元數(shù)位資料。
5.根據(jù)權利要求1所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所述編碼器為一互斥反或(XNOR)運算器，于接收該指標信號與該第二筆n位元數(shù)位資料后進行互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥反或(XNOR)運算器，于接收該指標信號與該重新編碼的第二筆n位元數(shù)位資料后進行互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
6.根據(jù)權利要求1所述的避免傳輸錯誤的信號傳輸裝置，其特征在于是適用于兩集成電路晶片間的傳輸線上n位元并列數(shù)位信號的傳輸。
7.根據(jù)權利要求6所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所適用的兩集成電路晶片分別為核心邏輯電路與動態(tài)隨機存取存儲器電路，或分別為圖形加速器電路與動態(tài)隨機存取存儲器電路。
8.一種避免傳輸錯誤的信號傳輸方法，適用于一n位元并列數(shù)位信號的傳輸，本信號傳輸方法包括下列步驟對于該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值；于該變化值大于一門檻值時發(fā)出一指標信號并對該第二筆n位元數(shù)位資料進行一第二運算處理，進而得致一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及因應該指標信號而對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
9.根據(jù)權利要求8所述的避免傳輸錯誤的信號傳輸方法，其特征在于所述第一運算處理所得致的該變化值是為一漢明距離，并當漢明距離大于該門檻值時發(fā)出該指標信號，而該門檻值設為n/2。
10.根據(jù)權利要求8所述的避免傳輸錯誤的信號傳輸方法，其特征在于所述第二運算處理為對該指標信號與該第二筆n位元數(shù)位資料進行一互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理為對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥或運算，進而得回該第二筆n位元數(shù)位資料。
11.根據(jù)權利要求8所述的避免傳輸錯誤的信號傳輸方法，其特征在于所述第二運算處理是為對該指標信號與該第二筆n位元數(shù)位資料進行一互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理是為對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
12.一種避免傳輸錯誤的信號傳輸裝置，適用于一n位元并列數(shù)位信號的傳輸，其特征在于本信號傳輸裝置包括一變化值偵測器，于接收該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料后進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值，并于該變化值大于一門檻值時發(fā)出一指標信號；一編碼器，電連接于該變化值偵測器，因應該指標信號而對該第二筆n位元數(shù)位資料進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及一解碼器，電連接于該變化值偵測器與該編碼器，因應該指標信號而對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
13.根權利要求12所述的避免傳輸錯誤的信號傳輸裝置，其特征在于所述變化值偵測器包括一延遲電路，電連接于該編碼器，其是將該編碼器所輸出的n位元數(shù)位資料延遲一預定時間后送出；以及一漢明距離偵測器，電連接于該延遲電路，其是接收該第二筆n位元數(shù)位資料以及該延遲電路所送出的第一筆n位元數(shù)位資料后進行該第一運算處理而得致的一漢明距離，而當漢明距離大于該門檻值時發(fā)出該指標信號。
14.根據(jù)權利要求12所述的避免傳輸錯誤的信號傳輸裝置，其特征在所述編碼器是為一互斥或(XOR)運算器，其是對于該指標信號與該第二筆n位元數(shù)位資料進行一互斥或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該解碼器是為一互斥或(XOR)運算器，其是對于該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥或運算，進而得回該第二筆n位元數(shù)位資料。
15.根據(jù)權利要求12所述的避免傳輸錯誤的信號傳輸裝置，其特征在于是適用于兩集成電路晶片間的傳輸線上n位元并列數(shù)位信號的傳輸。
16.一種避免傳輸錯誤的信號傳輸方法，適用于一n位元并列數(shù)位信號的傳輸，其特征在于本信號傳輸方法包含下列步驟對于該n位元并列數(shù)位信號中連續(xù)發(fā)生的一第一筆n位元數(shù)位資料與一第二筆n位元數(shù)位資料進行一第一運算處理，進而得致代表n位元中發(fā)生準位變化的位元數(shù)的一變化值；于該變化值大于一門檻值時對該第二筆n位元數(shù)位資料進行一第二運算處理，進而輸出一重新編碼的第二筆n位元數(shù)位資料，使得該第一筆n位元數(shù)位資料與該重新編碼的n位元第二筆資料間的該變化值縮小至該門檻值之下；以及對該重新編碼的第二筆n位元數(shù)位資料進行一第三運算處理，進而得回該第二筆n位元數(shù)位資料。
17.根據(jù)權利要求16所述的避免傳輸錯誤的信號傳輸方法，其特征在于所述第一運算處理所得致的該變化值是為一漢明距離，而該門檻值是設為n/2。
18.根據(jù)權利要求16所述的避免傳輸錯誤的信號傳輸方法，其特征在于所述第二運算處理是為以邏輯”0”對該指標信號與該第二筆n位元數(shù)位資料進行一互斥反或運算，進而輸出該重新編碼的第二筆n位元數(shù)位資料；而該第三運算處理是為以邏輯”0”對該指標信號與該重新編碼的第二筆n位元數(shù)位資料進行一互斥反或運算，進而得回該第二筆n位元數(shù)位資料。
全文摘要
本發(fā)明信號傳輸裝置包括變化值偵測器、編碼器及解碼器,其方法包括:對于n位元并列數(shù)位信號中連續(xù)發(fā)生的第一筆、第二筆n位元數(shù)位資料進行第一運算處理,進而得致發(fā)生準位變化的位元數(shù)的變化值;變化值大于門檻值時對第二筆n位元數(shù)位資料進行第二運算處理,輸出重新編碼的第二筆n位元數(shù)位資料,使得第一筆n位元數(shù)位資料與重新編碼的n位元第二筆資料間的變化值縮至門檻值之下;對重新編碼的第二筆n位元數(shù)位資料進行第三運算處理,得回第二筆n位元數(shù)位資料。
文檔編號H04B3/02GK1367585SQ01100888
公開日2002年9月4日 申請日期2001年1月21日 優(yōu)先權日2001年1月21日
發(fā)明者林鴻明, 白宏達 申請人:矽統(tǒng)科技股份有限公司