專利名稱：通信系統(tǒng)中處理接收信號的方法和設備的制作方法
技術領域：
本發(fā)明涉及數(shù)據(jù)通信。尤其是，本發(fā)明涉及對通信系統(tǒng)中接收信號進行有效處理的方法和設備。
II.相關技術的描述在典型的數(shù)字通信系統(tǒng)中，數(shù)據(jù)經(jīng)過發(fā)射端的處理，然后被調制、調節(jié)，并傳輸?shù)浇邮諉卧?。?shù)據(jù)處理包括如將數(shù)據(jù)格式化成特定的幀格式；對格式化了的數(shù)據(jù)進行編碼，以便在接收單元提供誤碼檢測/糾正；經(jīng)過編碼的數(shù)據(jù)進行信道化(即覆蓋)；在系統(tǒng)帶寬上將信道化的數(shù)據(jù)擴展等。數(shù)據(jù)處理一般由系統(tǒng)或所采用的標準來確定。
在接收單元中，傳輸信號被接收，調節(jié)，解調，并被數(shù)字處理以還原傳輸數(shù)據(jù)。接收單元中的處理過程與發(fā)射機中的正好是互補的，包括去擴展接收到的取樣，然后對去擴展的取樣進行去覆蓋以產(chǎn)生去覆蓋的碼元，再去覆蓋的碼元進行解碼等。由于多徑和其他現(xiàn)象，傳輸信號可能通過多個信號路徑到達接收單元。為改善其性能，接收單元一般設計成能對多個(并且是最強的)接收信號進行處理。
在一些傳統(tǒng)設計中，為進行所要求的信號處理，接收單元含一定數(shù)量的處理元件，每一個都特別為專門執(zhí)行某個特定的功能而設計。例如，一個接收單元可能包括一個搜索元件和一些數(shù)據(jù)處理元件。搜索元件搜索接收信號中的最強的信號，而數(shù)據(jù)處理元件被指派去處理特定的具有足夠強度的信號。實現(xiàn)多個并行處理元件的電路非常復雜，成本高，而且不可編程(比如，用不同的參數(shù)值組對接收信號進行導頻處理、信號搜索和數(shù)據(jù)解調等處理)。另外，處理元件的數(shù)量也限制了可以處理的信號的數(shù)量。
為了降低復雜程度，有些傳統(tǒng)的接收單元的設計采用了多個并列的前端單元，連接到一個公共的數(shù)據(jù)路徑處理器中。每個前端單元對給定的信號完成一部分處理工作(例如去擴展和去覆蓋)，而公共的數(shù)據(jù)路徑處理器對這些部分處理的數(shù)據(jù)進行剩余的處理工作(例如用導頻信號進行解調，功率計算等)。同樣，根據(jù)前端單元的數(shù)量可以處理有限數(shù)量的信號的數(shù)量，而且通常也是不可編程的。
對一個用戶終端而言，具備處理多個接收信號的能力可以提供更好的性能。對一個基站而言，一般要求同時處理多個用戶的多個信號，這更凸顯了對高效率的數(shù)據(jù)處理技術的需要。由于更高的電路板密度，更少的器件數(shù)量，更低的成本等諸多優(yōu)勢，僅用少量的信號處理單元來完成多用戶信號的處理工作，無論從經(jīng)濟角度還是技術角度，都很有吸引力。當通信系統(tǒng)因各種不同因素(如不同長度的信道化編碼)而以不同的參數(shù)值傳輸數(shù)據(jù)時，也期望信號處理元件具有可編程性。
由此可見，在通信系統(tǒng)中實現(xiàn)有效地處理接收信號的技術是非常有吸引力的。
發(fā)明概述本發(fā)明提供了一種完美的解調器設計，與傳統(tǒng)設計相比具有諸多優(yōu)勢。根據(jù)本發(fā)明，由一個數(shù)據(jù)處理器來完成許多大計算量的操作，余下的任務(如解調)由一個控制器完成。這種結構允許處理器管理多信號處理，并同時支持多用戶。在某些設計中，由微處理器對數(shù)據(jù)處理器進行“微管理”，將數(shù)據(jù)處理器從一些低級序列的數(shù)據(jù)處理任務中解放出來。這些特點使一個簡化的設計較之傳統(tǒng)設計大大改善了性能。
數(shù)據(jù)處理器和控制器設計成按處理時鐘進行操作。處理時鐘與接收取樣信號的取樣速率不同步，并且一般要比接收取樣的取樣速率快得多。快的處理時鐘允許處理更多的接收信號，而不增加電路的復雜性，進而允許用時鐘頻率標定處理吞吐量。數(shù)據(jù)處理器也設計成根據(jù)參數(shù)值可編程地處理數(shù)據(jù)，增加了靈活性和實用性。例如，搜索時間間隔，信道化(如WALSH)編碼，時移和其它參數(shù)都是可編程的。為減少電路的復雜程度，降低成本，數(shù)據(jù)處理器還設計成其處理元件能夠共享。
本發(fā)明的一個實施例是無線通信系統(tǒng)(如CDMA系統(tǒng))的用戶終端或基站的接收單元。該接收單元包括一個第一緩存器，連接到數(shù)據(jù)處理器，以一定的取樣速率接收并存儲數(shù)字化取樣(也可以存儲用來去擴展數(shù)字化取樣的PN取樣)。數(shù)據(jù)處理器檢索來自第一緩存器中的數(shù)字化取樣數(shù)據(jù)段，并用特定的一組參數(shù)值處理檢索的數(shù)據(jù)段。它的工作原理是根據(jù)一個頻率高于(十倍或更高)碼片速率的處理時鐘，能夠檢索和處理第一緩存器中數(shù)字化取樣的多個數(shù)據(jù)段，實現(xiàn)多個接收信號的處理。
接收單元一般還包括一個接收器和一個控制器。接收器接收并處理傳輸信號，生成數(shù)字化取樣?？刂破鞣峙淙蝿战o數(shù)據(jù)處理器，并處理來自數(shù)據(jù)處理器的信令信息。
數(shù)據(jù)處理器設計成包括一個相關器，一個碼元解調和組合器，一個第一累加器，第二緩存器，或者是它們的組合。相關器用PN去擴展碼序列的相應數(shù)據(jù)段對檢索的數(shù)字化取樣數(shù)據(jù)段進行去擴展，生成相關取樣。碼元解調和組合器接收并進一步處理相關取樣，生成處理后的碼元。第二緩存器存儲這些處理后的碼元，并設計成解交織處理后的碼元。在本設計中，第二緩存器被分成兩個或更多部分，其中一部分存儲當前數(shù)據(jù)包的處理碼元，另一部分存儲先前經(jīng)過處理的數(shù)據(jù)包的處理碼元。在前一個數(shù)據(jù)包的碼元傳入后續(xù)的信號處理元件時，可以對當前數(shù)據(jù)包的碼元進行處理。
相關器設計成包括一個去擴展器，第二累加器，一個內插器，或者它們的組合。去擴展器包括一組K個乘法器，可以同時去擴展最多K組復數(shù)數(shù)字化取樣。取樣累加器包括一組K個加法器，連接到K個乘法器，每個加法器分別從每個乘法器中接收取樣并將之相加。內插器接收并內插去擴展取樣，生成內插取樣。
碼元解調和組合器設計成包括一個去覆蓋元件，一個導頻解調器，第三(碼元)累加器，或者它們的組合。去覆蓋元件接收相關取樣，并用一個或多個信道碼對之進行去覆蓋，產(chǎn)生去覆蓋的碼元。信道碼可以是WALSH碼，其長度是可編程的，并由參數(shù)值確定。導頻解調器用導頻碼元對去覆蓋的碼元進行解調，生成解調的碼元。碼元累加器累加來自多個信號的解調碼元，生成經(jīng)過處理的碼元。
去覆蓋元件用一個L級的快速Hadamard變換(FHT)元件實現(xiàn)，它設計成接收和處理交替的時鐘周期上的同相和正交相關取樣。FHT元件設計成用(可編程的)長度為1，2，4，8，16，32，64，128或其他長度的一個或多個WALSH碼元來進行去覆蓋。
第一累加器接收并處理相關取樣，生成累加結果。它設計成在可編程的時間間隔上累加相關取樣，獲得導頻信號估值。第一累加器可以包括一些累加元件，每個累加元件產(chǎn)生一個特定的時移的導頻信號估值。
取樣速率可以與處理時鐘不同步。在這種情況下，控制器設計成實現(xiàn)一個延遲鎖定環(huán)，來跟蹤數(shù)字取樣的碼片速率，生成一個復位值，用來產(chǎn)生一個信號，用該信號向第一緩存器中的指定位置開始寫入數(shù)字化取樣數(shù)據(jù)包。
控制器設計成為每一個信號保持一個定時狀態(tài)器。每個定時狀態(tài)器用DSP固件來保持，包括一個時間跟蹤環(huán)路(1)跟蹤所處理信號的變化，(2)產(chǎn)生一個與信號相應的時移。時移可用于檢索第一緩存器中取樣的合適數(shù)據(jù)段來進行處理?？刂破鬟€可以接收一個定時信號，用來啟動取樣數(shù)據(jù)段的處理。定時信號是以控制器生成的一個比較值為基礎產(chǎn)生的。
接收單元還包括一個微控制器，接收控制器分派的任務，產(chǎn)生一組控制信號，引導接收單元中各個元件的工作。微控制器為每個正在處理的任務例示一個任務狀態(tài)器，并包括一個序列控制器，接收一個或多個指令信號和分派的任務，并產(chǎn)生一組控制信號。
本發(fā)明的另一個實施例是提供一種在無線通信系統(tǒng)中對接收信號進行處理的方法。根據(jù)這種方法，傳輸信號以一定的速率被接收，處理，數(shù)字化，形成數(shù)字化取樣。然后數(shù)字化取樣被存儲在第一緩存器中，取樣數(shù)據(jù)段從第一緩存器中被檢索，用特定的一組參數(shù)值進行處理，其中一些參數(shù)值是可編程的。這個處理過程基于一個處理時鐘，其頻率高于取樣速率。
處理包括下列各項的組合1)用PN去擴展序列的相應數(shù)據(jù)段對數(shù)字化取樣的檢索數(shù)據(jù)段進行去擴展，產(chǎn)生相關取樣；2)用一個或多個信道編碼對相關取樣進行去覆蓋，產(chǎn)生去覆蓋的碼元；3)用導頻碼元對去覆蓋的碼元進行解調；4)累加來自多信號的解調碼元，產(chǎn)生處理后的碼元。


結合附圖和下面的詳細描述，本發(fā)明的特點、本質、和優(yōu)點將更顯而易見。在所有的附圖中，相同的參考字符是等同的。
圖1是一個通信系統(tǒng)的簡化框圖；圖2是一個適用于接收和處理一個調制信號的接收單元的一個具體實施例框圖；圖3是按照高數(shù)據(jù)速率(HDR)CDMA系統(tǒng)的前向鏈路傳輸?shù)臄?shù)據(jù)幀格式圖；圖4是一個可用于處理HDR CDMA系統(tǒng)中前向鏈路數(shù)據(jù)傳輸?shù)慕邮諗?shù)據(jù)處理器的一個實施例框圖；圖5是本發(fā)明的數(shù)據(jù)處理器的一個具體實施例框圖；圖6A和6B分別是緩存器中讀寫數(shù)據(jù)取樣和PN取樣的流程示意圖；圖6C是圖2和圖5的接收器設計方案中的數(shù)據(jù)緩存的一個具體實施例框圖；圖7A是圖5的數(shù)據(jù)處理器內部的一個相關器的一個具體實施例框圖；圖7B是執(zhí)行復數(shù)去擴展的一個乘法器的一個具體實施例框圖；圖7C是線性內插示意圖；圖7D是一個內插器的一個具體實施例框圖；圖8A是圖5A的數(shù)據(jù)處理器內部的一個碼元解調和組合器的一個具體實施例框圖；圖8B是一個快速Hadamard變換(FHT)元件的一個具體實施例框圖；圖8C是一個導頻解調器的一個具體實施例框圖；圖9是用于處理業(yè)務數(shù)據(jù)、導頻參考和其他信令數(shù)據(jù)的累加器的具體實施例框圖；圖10是一個控制接收單元各元件的操作的微控制器的一個具體實施例框圖；圖11A和圖11B分別是時移為0和1.5時，數(shù)據(jù)處理器處理數(shù)據(jù)取樣的時序圖。
詳細描述圖1是在一個通信系統(tǒng)100中數(shù)據(jù)傳輸信號處理的一個實施例簡化框圖。在發(fā)射機單元110，數(shù)據(jù)通常以數(shù)據(jù)包的形式從數(shù)據(jù)源112發(fā)送到發(fā)射(TX)數(shù)據(jù)處理器114，對數(shù)據(jù)進行格式化，編碼和處理，產(chǎn)生基帶信號。基帶信號然后被傳入發(fā)射器(TMTR)116，經(jīng)正交調制，濾波，放大和上變頻生成一個調制信號，通過天線118傳輸?shù)揭粋€或多個接收單元。
在接收單元130中，天線132接收到傳輸信號，并傳入接收器(RCVR)134。在接收器134中，接收信號被放大，濾波，下變頻，正交解調到基帶，并被數(shù)字化生成同相(I)和正交(Q)取樣。取樣被傳入接收(RX)數(shù)據(jù)處理器136，被解碼和處理，還原發(fā)射的數(shù)據(jù)。接收單元130中進行的解碼和處理過程與發(fā)射機單元110中所進行的編碼和處理過程相反。還原的數(shù)據(jù)然后被傳入數(shù)據(jù)接收器138。
上述的數(shù)據(jù)處理支持在一個方向上的數(shù)據(jù)包數(shù)據(jù)、電文、話音、視頻和其他類型通信的傳輸。雙向通信系統(tǒng)支持兩個方向的數(shù)據(jù)傳輸。但是為簡便起見，圖1中沒有給出另一方向的信號處理框圖。
通信系統(tǒng)100是碼分多址(CDMA)系統(tǒng)或其他多址通信系統(tǒng)，能夠支持通過陸地鏈路的用戶間話音和數(shù)據(jù)通信。多址通信系統(tǒng)中的CDMA技術參見美國專利第4,901,307號，名稱為“采用人造衛(wèi)星或陸上中繼站的擴展碼分多址通信系統(tǒng)”；和美國專利第5,103,459號，名稱為“產(chǎn)生CDMA蜂窩電話系統(tǒng)中波前的系統(tǒng)和方法”；以及1997年3月申請的U.S.專利申請08/963,386，名稱為“高速數(shù)據(jù)包數(shù)據(jù)傳輸方法和設備”。這些專利和專利申請均已轉讓給本發(fā)明的受讓人，此處引作參考。
CDMA系統(tǒng)設計一般遵循某些標準，如“TIA/EIA/IS-95-A移動雙模寬帶擴展蜂窩系統(tǒng)的基于站的站間兼容性標準”(以下簡稱IS-95-A標準)，“TIA/EIA/IS-98建議的雙模寬帶擴展蜂窩移動站的最低標準”(以下簡稱IS-98標準)，該標準由名為“第三代伙伴項目”(3GPP)的國際性協(xié)議提供，包含一系列文件如文件號3G TS 25.211，3G TS 25.212，3G TS 25.213，和3G TS25.214(以下稱為W-CDMA標準)，和“TR-45.5 CDMA2000擴展系統(tǒng)物理層標準”(以下簡稱CAMA-2000標準)。新的CDMA標準不斷地被提出并被采用，此處將這些標準引作參考。
圖2是適用于接收和處理調制信號的接收單元200的一個具體實施例實例框圖。接收單元200是圖1中接收單元130的一個具體實施例。天線212接收到調制信號，將其傳入前端單元214。在前端單元214中，接收信號經(jīng)放大，濾波，頻率下轉換，正交解調，生成基帶信號?；鶐盘柸缓蟊灰粋€或多個模數(shù)轉換器(ADCs)用取樣時鐘(SCLK)數(shù)字化，產(chǎn)生同相(IADC)和正交(QADC)取樣，并傳入數(shù)據(jù)接口電路222。前端單元214和ADCs216在圖1的接收器134中可以實現(xiàn)。
根據(jù)接收單元200的特定設計，ADCs216以高的取樣速率產(chǎn)生與一個或多個天線接收信號相對應的IADC和QADC取樣。數(shù)據(jù)接口電路222去除不必要的取樣，將每個天線取樣排序，將取樣組合成適合于緩存器224有效存儲的字。在一個具體實施例中，每個字由32位數(shù)據(jù)組成，每個IADC或QADC取樣由4位數(shù)據(jù)組成，每個字包含4對IADC和QADC取樣。采用其他的字長(如16位，64位，128位等)，也屬本發(fā)明范圍之內。當有一個字需要存儲時，地址發(fā)生器220產(chǎn)生一個數(shù)據(jù)寫地址DW_ADDR，該字被寫入緩存器224與這個數(shù)據(jù)寫地址對應的位置。
接著，數(shù)據(jù)處理器230從緩存器224中檢索到取樣，按控制器240的引導對檢索到的取樣進行處理，把處理后的碼元傳入緩存器/解交織器234。數(shù)據(jù)處理器230順序地從緩存器/解交織器234中檢索碼元，累加多個信號碼元，產(chǎn)生累加碼元，并將它們再傳回緩存器/解交織器234。當有一個被解調的碼元需要從緩存器/解交織器234中檢索時，地址發(fā)生器236產(chǎn)生一個碼元讀地址SR_ADDR，用來將該碼元傳入到解碼器260。數(shù)據(jù)處理器230也可以把處理的信令數(shù)據(jù)直接發(fā)送給控制器240。解碼器260按照與發(fā)射單元中的編碼流程相反的解碼流程對解調碼元進行解碼，解碼后的數(shù)據(jù)傳入數(shù)據(jù)接收器262。
根據(jù)數(shù)據(jù)處理器的特定設計，典型的數(shù)據(jù)處理器230包括一個相關器，一個累加器，一個碼元解調器(乘法器)和組合器，或它們的組合。數(shù)據(jù)處理器230完成解調接收信號所需的許多功能。數(shù)據(jù)處理器230設計成直接向解碼器260產(chǎn)生解調碼元以進行解碼，和向控制器240產(chǎn)生處理信令數(shù)據(jù)作進一步的處理。這些處理信令數(shù)據(jù)包括后向鏈路處理中導頻參考和數(shù)據(jù)速率控制(DRC)碼元的累加，或者前向鏈路中的功率控制碼元。
控制器240設計成具有不同功能，如導頻濾波，叉指鎖定檢測(finger lockdetection)，所處理的每個信號的時間跟蹤，叉指時移維持(finger time offsetmaintenance)，頻率跟蹤(在前向鏈路中通過一個遠程終端)，或者它們的組合?？刂破?40還引導數(shù)據(jù)處理器230和緩存器/解交織器234的操作，以實現(xiàn)預定的功能。
在一些設計中，用微控制器232來引導數(shù)據(jù)處理器230的操作。在這里，微控制器232接收來自控制器240的引導或命令，要完成某特定的任務(例如相關一個或全部分配的叉指)。微控制器232然后引導數(shù)據(jù)處理器230和其他單元(如緩存器224，緩存器/解交織器234)的操作，執(zhí)行該任務。微控制器232能夠減少控制器240要求的監(jiān)督量，以及控制器240和其他元件之間的交互作用。微控制器232因而解放了控制器240，使它能夠支持附加的信道/用戶。
在圖2所示的設計中，可支持的用戶數(shù)量總體上與數(shù)據(jù)處理器230和控制器240產(chǎn)生的時鐘信號的頻率成比例。這兩個時鐘是相互獨立的，而且，根據(jù)它們特定的頻率，通常其中一個時鐘限制可支持的信號實例/用戶量。
時鐘發(fā)生器218產(chǎn)生ADCs216的取樣時鐘SCLK，和接收單元200中其它元件的其它時鐘。在一個實施例中，時鐘發(fā)生器218包括一個自激時鐘源，產(chǎn)生主時鐘信號；和一個或多個實時時鐘計數(shù)器(和/或相位鎖定環(huán)路)，產(chǎn)生接收單元200中的其他元件用到的其它時鐘信號。自激時鐘源用壓控晶振或其他一些類型的震蕩器實現(xiàn)。實時時鐘計數(shù)器由主時鐘信號激發(fā)，并生成具有較低的頻率、但是與主時鐘信號同步的時鐘信號。這些時鐘信號包括ADC取樣時鐘SCLK，數(shù)據(jù)處理器時鐘PCLK，地址發(fā)生器220和236的時鐘等。在一個具體實施例中，取樣時鐘SCLK從主時鐘信號中獲得，其頻率與接收信號的碼片速率有緊密的關系(但是不一定鎖相)。
在一個實施例中，地址發(fā)生器220包括一個數(shù)據(jù)寫地址發(fā)生器，用來產(chǎn)生數(shù)據(jù)寫地址DW_ADDRESS，和一個數(shù)據(jù)讀地址發(fā)生器，用來產(chǎn)生數(shù)據(jù)讀地址DR_ADDR。地址發(fā)生器220還包括存儲在緩存器224中的其他數(shù)據(jù)(PN碼序列)地址發(fā)生器。在一個實施例中，地址發(fā)生器236包括一個碼元寫地址發(fā)生器，用來產(chǎn)生碼元寫地址SW_ADDRESS，和一個碼元讀地址發(fā)生器，用來產(chǎn)生碼元讀地址SR_ADDR。地址發(fā)生器220和236的詳細描述見下文。
接收單元200的各元件的實現(xiàn)及操作的詳細描述見下文。
根據(jù)本發(fā)明，數(shù)據(jù)處理器230和控制器240的設計和傳統(tǒng)的數(shù)據(jù)處理單元相比，具有一些特點，性能得到了改善，并且效率更高。其中一些特點的簡要描述見下文。
首先，數(shù)據(jù)處理器230執(zhí)行多數(shù)計算量大的操作，從而允許控制器240能夠同時支持許多用戶。數(shù)據(jù)處理器230設計成對接收數(shù)據(jù)進行所要求的處理，將解調碼元直接發(fā)送到解碼器260。因此將控制器240從繁重的數(shù)據(jù)處理(如點積計算)中解放出來，這些處理在傳統(tǒng)的設計中意味著需要額外增加一個更復雜的控制器，同時也使傳統(tǒng)的控制器無法同時支持多用戶或處理多信號。而且微控制器232也可執(zhí)行數(shù)據(jù)處理器230的“微管理”，減輕了控制器240的實際管理責任。
第二，數(shù)據(jù)處理器230和控制器240都分別可以按照一個與緩存器224存儲取樣的取樣速率不同步，而且一般要比它快得多的時鐘信號工作。例如，可選擇取樣速率為接收信號的碼片速率的2倍(即fSAM＝2.4Msps)，時鐘信號PCLK比取樣速率快一個量級多(即fPCLK＞50MHz)。如果數(shù)據(jù)處理器230和控制器240應用在用戶終端，快的時鐘信號允許處理接收信號多實例，在這種情況下數(shù)據(jù)處理器230和控制器240能夠用來例示并支持RAKE接收機的更多叉指，而不會增加電路的復雜程度。如果數(shù)據(jù)處理器230和控制器240用在基站，快的時鐘信號允許處理來自大量用戶的接受信號，和/或接收信號的更多實例。
第三，數(shù)據(jù)處理器230和控制器240都設計成能根據(jù)可編程的參數(shù)值處理數(shù)據(jù)。例如，在一個搜尋操作中，要累加的取樣數(shù)量可以由控制器240選擇，并提供給數(shù)據(jù)處理器230。在另一個例子中，數(shù)據(jù)處理器230可以被設置成用一個或多個長度可編程的信道碼來解碼取樣。與之相反，傳統(tǒng)的接收器設計一般包括專門的硬件元件來執(zhí)行一組確定的任務，具有小的或沒有可編程性。本發(fā)明的可編程特點能夠提供優(yōu)于傳統(tǒng)設計的性能。
第四，數(shù)據(jù)處理器230和控制器240設計成處理過程可以共享，以減小電路復雜性，降低成本。每個典型的數(shù)據(jù)處理器230和控制器240都包括一組處理元件，完成所要求的不同功能(例如數(shù)據(jù)處理器230的去擴展，去覆蓋，累加，和數(shù)據(jù)處理器230的導頻解調制，控制器240的導頻還原和時間跟蹤)。為對取樣數(shù)據(jù)段執(zhí)行特定的任務，只有該任務要求的處理元件被激活，而其他的元件可以屏蔽掉或旁通。除非是希望進行并行處理以改善性能，數(shù)據(jù)處理器230和控制器240中的處理單元一般不重復。相反，傳統(tǒng)接收機的設計一般包括許多重復功能，增加了電路復雜性和成本。
數(shù)據(jù)處理器230設計成能夠根據(jù)不同的CDMA標準和系統(tǒng)來處理數(shù)據(jù)傳輸。為清楚起見，本發(fā)明這里只闡述在前面提到的美國專利申請08/963,386中描述的給定的CDMA系統(tǒng)中的情況，以下稱為高數(shù)據(jù)速率(HDR)CDMA系統(tǒng)。
圖3是按照HDR CDMA系統(tǒng)的前向鏈路傳輸?shù)囊粋€數(shù)據(jù)幀格式示意圖。在前向鏈路中，業(yè)務數(shù)據(jù)，導頻參考，和信令數(shù)據(jù)在一個幀里是時分復用的，由基站發(fā)射到特定的用戶終端。每個幀覆蓋一個稱為時隙的時間單元(例如在給定的HDR系統(tǒng)設計中為1.67)。每個時隙包括業(yè)務數(shù)據(jù)域302a，302b，302c，導頻參考域304a和304b，信令數(shù)據(jù)(OH)域306a和306b。業(yè)務數(shù)據(jù)域302和導頻參考域304分別用來發(fā)送業(yè)務數(shù)據(jù)和導頻參考，信令數(shù)據(jù)域306用來發(fā)送信令信息，如前向鏈路動作(FAC)指示器，后向鏈路忙指示器，后向鏈路功率控制命令等。FAC指示器說明基站在未來一定數(shù)量的發(fā)送時隙是否有業(yè)務數(shù)據(jù)要發(fā)射。后向鏈路忙指示器說明基站是否達到了后向鏈路容量極限。功率控制命令引導用戶終端增加或降低它們的發(fā)射功率。
按照HDR CDMA系統(tǒng)，在發(fā)射之前，用與傳輸?shù)男诺老鄳腤ALSH碼對業(yè)務數(shù)據(jù)進行覆蓋，而用分配給該用戶終端的WALSH碼對每個用戶終端的功率控制數(shù)據(jù)進行覆蓋。分配給用戶終端的長PN序列乘以分配給指定發(fā)射基站的短PN擴展序列，得到一個復數(shù)PN擴展序列，用它對導頻參考，覆蓋的業(yè)務數(shù)據(jù)和功率控制數(shù)據(jù)進行擴展。
圖4是可用來處理HDR CDMA系統(tǒng)中的前向鏈路數(shù)據(jù)傳輸?shù)慕邮諗?shù)據(jù)處理器400的一個實施例框圖。來自接收機的數(shù)字化的IADC和QADC取樣傳入幾個數(shù)據(jù)相關器410(為簡便起見，圖4中只表示了一個)。由于多徑和其他原因，傳輸信號將通過多個信號路徑到達接收單元。為提高性能，典型的接收單元設計成具有處理接收信號的多(最強)實例的能力。在傳統(tǒng)的設計中，有幾個數(shù)據(jù)相關器410，每一個通常稱為RAKE接收機的一個叉指?？梢越o每個數(shù)據(jù)相關器410分配接收信號的特定信號。
在數(shù)據(jù)相關器410中，IADC和QADC取樣傳入一個復數(shù)乘法器412，它同時也接收來自乘法器414a和414b的復數(shù)PN去擴展序列。這個復數(shù)PN去擴展序列由與發(fā)送信號基站相應的短PNI和PNQ序列和分配給接收單元400的長PN序列相乘產(chǎn)生。根據(jù)數(shù)據(jù)相關器410處理的特定信號，PN序列會具有不同的時移。
乘法器412將復IADC和QADC取樣和復數(shù)PN去擴展序列相乘，并將復數(shù)去擴展IDES和QDES取樣傳入WALSH解碼元件422和442。去擴展的IDES取樣同時也發(fā)送到一個WALSH去覆蓋元件432。
WALSH去覆蓋元件422用在基站對數(shù)據(jù)進行覆蓋的WALSH碼來對去擴展的IDES和QDES取樣進行去覆蓋，并產(chǎn)生一些被去覆蓋的取樣流，一個數(shù)據(jù)流用于數(shù)據(jù)傳輸信道。然后取樣流進入碼元累加器424，它根據(jù)傳輸流的信道數(shù)據(jù)速率累積每個數(shù)據(jù)流的取樣。對每個數(shù)據(jù)流而言，碼元累加器424累積一定數(shù)量去覆蓋的取樣，產(chǎn)生一個去覆蓋的碼元，然后傳入導頻解調制器426。
WALSH去覆蓋元件432用在基站對導頻參考進行覆蓋的特定WALSH碼Wp(如WALSH碼0)來對去擴展的IDES取樣進行去覆蓋。被去覆蓋的導頻取樣然后傳入一個累加器434，并在一定時間間隔(如一個導頻參考周期)上累加以產(chǎn)生一個導頻碼元。導頻碼元傳入一個導頻濾波器436，產(chǎn)生還原的導頻信號。還原的導頻信號導頻參考之間的時間里的預估導頻碼元，并被傳入導頻解調器426。
導頻解調器426用來自導頻濾波器436的導頻碼元對來自碼元累加器424的去覆蓋的數(shù)據(jù)碼元進行相干解調，并將解調數(shù)據(jù)碼元傳入一個碼元組合器450。通過用導頻碼元點積或叉積去覆蓋的數(shù)據(jù)碼元實現(xiàn)相干解調。點積和叉積可以有效地進行數(shù)據(jù)的相位解調，進而用還原的導頻信號的相對長度對總輸出取比例。根據(jù)用于高效合并的接收信號實例的質量，導頻取比例能夠來有效地權衡接收信號的不同實例的貢獻。因此點積和叉積具有雙重作用，即相位投影和信號加權，而這些正是RAKE接收機的特點。
碼元組合器450接收來自每個指定的數(shù)據(jù)相關器410的解調數(shù)據(jù)碼元，對這些碼元進行相干合并，并向一個解交織器452提供還原的數(shù)據(jù)碼元。解交織器452以與在基站所進行的相反方式對碼元重新排序。然后一個解碼器460對解交織器452中的數(shù)據(jù)碼元進行解碼，并傳入數(shù)據(jù)宿。
關于CDMA系統(tǒng)的RAKE接收機的設計和功能的詳細描述參見美國專利5,764,687，名稱為“擴展譜多址通信系統(tǒng)的移動解調結構”；和美國專利5,490,165，名稱為“一個能夠接收多信號的系統(tǒng)中的解調元件分配”。導頻載波點積和RAKE接收機叉指路徑的(最優(yōu)的)加權的詳細描述參見美國專利5,506,865，名稱為“導頻載波點積電路”。這些專利已轉讓給本發(fā)明的受讓人，此處引作參考。
在HDR CDMA系統(tǒng)中，用分配給該終端、并在每個時隙里發(fā)射的特定WALSH碼對特定的用戶終端的功率控制數(shù)據(jù)進行去覆蓋。因此，在數(shù)據(jù)相關器410中，用WALSH去覆蓋元件442中用分配的WALSH碼對去擴展的IDES和QDES取樣進行去覆蓋。被去覆蓋的功率控制取樣輸出到累加器444，并在一個功率控制突發(fā)周期里累加，生成所處理的信號實例的一個功率控制位。來自所有指定數(shù)據(jù)相關器410的功率控制位可被相干合并(為簡便起見圖4中沒有示出)，產(chǎn)生一個合并的功率控制位，用來調整該用戶終端的發(fā)射功率。
圖5是數(shù)據(jù)處理器230的一個具體實施例框圖，它具有處理不同的CDMA系統(tǒng)的前向和后向鏈路上的數(shù)據(jù)傳輸?shù)哪芰?。例如，可將?shù)據(jù)處理器230配置成能夠用HDR CDMA系統(tǒng)的一個前向鏈路中用于相干解調的導頻參考進行信號處理，如上圖4所描述的那樣。
再來參照圖2，來自ADCs216的IDES和QDES取樣被輸入數(shù)據(jù)接口222格式化，并存儲在緩存器224中。在一個實施例中，224是一個圓形兩維緩存器，其大小由諸如輸入取樣速率、輸入取樣的分辨率、輸出取樣速率等多個因素來確定。緩存器224設計成能夠存儲一定時間周期里接收到的數(shù)據(jù)取樣(例如，兩幀取樣或其它長度)，這個時間周期要足夠長，以保證收集所有信號路徑足夠多量的處理數(shù)據(jù)，同時也須足夠短，以防止舊的、尚未被處理的取樣被新的取樣所覆蓋。收集和存儲取樣的時間周期具有可編程性。
在一個實施例中，為易于往緩存器224中寫入數(shù)據(jù)，緩存器的每一行的寬度都與輸入數(shù)據(jù)接口222的輸出字寬相匹配(如32位)。當需要將一個字寫入緩存器224時，一個數(shù)據(jù)寫地址發(fā)生器512a產(chǎn)生一個數(shù)據(jù)寫地址DW_ADDR，對應于緩存器224中的下一個已有行。然后該字被寫入緩存器224中且和該地址對應的行。接下來，存儲的取樣就可以被數(shù)據(jù)處理器230檢索和處理了。
數(shù)據(jù)處理器230可以被引導按照特定的一組參數(shù)值來處理數(shù)據(jù)取樣。在業(yè)務數(shù)據(jù)處理中，數(shù)據(jù)處理器230將1)對特定時移接收信號的一個特定實例進行去擴展和去覆蓋，2)對去覆蓋的碼元進行導頻解調，3)相干合并不同信號實例的累加碼元，等等。數(shù)據(jù)處理器230也可以搜索強的接收信號。數(shù)據(jù)處理器230可設計成根據(jù)特定的CDMA標準和系統(tǒng)，以及所支持的特定(前向和或后向鏈路)數(shù)據(jù)傳輸來進行各種不同的信號處理。
緩存器/解交織器234存儲來自數(shù)據(jù)處理器230的處理了的碼元。當一個碼元被數(shù)據(jù)處理器230處理并需要寫入緩存器/解交織器234中時，一個碼元寫地址發(fā)生器542a產(chǎn)生一個碼元寫地址SW_ADDR，對應于緩存器/解交織器234中的適當位置。然后數(shù)據(jù)處理器230中處理了的碼元被寫到緩存器/解交織器234中由這個碼元寫地址指示的位置。接下來，存儲的碼元被重新傳入數(shù)據(jù)處理器230進行進一步的處理(如與另一個信號實例的處理的碼元進行累加)。緩存器/解交織器234存儲第一個信號實例導頻解調的結果，還存儲后續(xù)的信號實例導頻解調的累加結果。
通過產(chǎn)生正確的碼元讀和寫地址，緩存器/解交織器234可以根據(jù)一定的解交織流程將碼元重新排序。當碼元準備輸出到解碼器260時，控制器240在恰當?shù)臅r間啟動讀操作。碼元地址發(fā)生器542b將產(chǎn)生正確的讀地址來獲得預期的碼元解交織。解交織的(即解調的)碼元輸出到解碼器260進行解碼。
在圖5所示的實施例中，緩存器224的I和Q取樣傳入數(shù)據(jù)處理器230內部的一個相關器522。相關器522還接收復數(shù)PN去擴展序列，該復數(shù)PN去擴展序列存儲于緩存器224，或者是由一個PN碼發(fā)生器(圖5中未示)生成。對業(yè)務數(shù)據(jù)處理，相關器522用這個復數(shù)PN去擴展序列去擴展I和Q取樣，生成去擴展取樣。因此，相關器522完成了圖4中的復數(shù)乘法器412完成的去擴展功能。相關器522還可設計成執(zhí)行其它的功能，例如累加每個碼片間隔的多個去擴展取樣，去擴展取樣的內插等。去擴展取樣被輸出到碼元解調器和組合器524。
碼元解調器和組合器524的配置可以完成去覆蓋、用導頻信號進行相干解調、多信號碼元合并、一個數(shù)據(jù)包里重復碼元的碼元累加等，或者它們的組合在去覆蓋時，碼元解調器和組合器524接收來自相關器522的去擴展取樣，然后用一套WALSH碼元進行去覆蓋。在一個實施例中，WALSH碼元的長度是可編程的，可選擇1，2，4，8，16，或其它長度(如32，64，218等)。
在相干解調時，碼元解調器和組合器524接收去覆蓋的數(shù)據(jù)碼元，并用還原的導頻碼元對其進行相干解調，產(chǎn)生解調的碼元，存儲在緩存器/解交織器234中。在碼元合并時，碼元解調器和組合器524接收并合并與不同信號實例相應的解調的碼元，產(chǎn)生還原的碼元，存儲回緩存器/解交織器234中。因此碼元解調器和組合器524完成圖4中的碼元累加器450所完成的功能。
緩存器/解交織器234存儲碼元累加的中間和最后結果。碼元解調器和組合器524中的處理碼元被寫到緩存器/解交織器234中，寫入位置由地址發(fā)生器236內部的碼元寫地址發(fā)生器542a確定。一個碼元讀地址發(fā)生器542b確定的位置上的存儲碼元從緩存/解調器234中檢索出來。通過產(chǎn)生正確的碼元讀地址，緩存器/解交織器234執(zhí)行碼元解交織，其方式與發(fā)射單元中進行的相反。從緩存/解調器234中檢索的碼元由解調碼元組成，輸出到解碼器260。
在信令數(shù)據(jù)處理時，相關器522的配置可以用復數(shù)PN去擴展序列去擴展I和Q取樣，將去擴展取樣傳入一個累加器526。累加器526的配置可以用一個或多個WALSH碼對去擴展取樣進行去覆蓋，在一定的時間周期上(如導頻參考周期)累加去擴展的或去覆蓋的取樣，產(chǎn)生還原的(如導頻或功率控制)數(shù)據(jù)，傳入控制器240。如下文所述，累加器526還可以配置成生成處理取樣，用來搜索不同的時移接收信號的強實例。
在一個實施例中，控制器240對來自累加器526的導頻碼元進行處理，產(chǎn)生還原的導頻信號，用來對數(shù)據(jù)碼元進行相干解調。在其它實施例中，數(shù)據(jù)處理器230內部有一個導頻處理器，對導頻碼元進行濾波，產(chǎn)生還原的導頻信號。通過其它設計也可實現(xiàn)導頻參考的處理，這也屬本發(fā)明范圍之內。
在圖5所示的實施例中，接收單元200的各種元件由數(shù)據(jù)總線510連接起來，例如地址發(fā)生器220、數(shù)據(jù)處理器230、微控制器232、和控制器240。數(shù)據(jù)總線510支持連接到數(shù)據(jù)總線的各元件之間數(shù)據(jù)和其它信息的高效傳輸。例如，控制器240通過數(shù)據(jù)總線510發(fā)送任務到微控制器232，發(fā)送處理的導頻碼元到數(shù)據(jù)處理器230。可以預期實現(xiàn)接收單元200的各元件間相互連接的其它機制，都屬本發(fā)明范圍之內。
圖6A是從緩存器224中讀寫數(shù)據(jù)取樣示意圖。在一個典型的數(shù)字通信系統(tǒng)中，數(shù)據(jù)被分割并以數(shù)據(jù)包進行處理，然后在具有特定時間周期的幀中發(fā)射出去。例如，在HDR CDMA系統(tǒng)中，數(shù)據(jù)以數(shù)據(jù)包的形式發(fā)射，一個或多個時隙發(fā)射一個數(shù)據(jù)包。每個時隙是一個幀的一部分(在HDR系統(tǒng)中)包括2048個碼片，每個碼片具有與整個系統(tǒng)帶寬有關的周期TC(即TC＝1/BW)。
在一個實施例中，接收的取樣寫到緩存器中224指定起始地址，這個地址可能是隨機的(如圖6所示的0地址)。在一個實施例中，一個復位事件的發(fā)生(如開機)初始化一個數(shù)據(jù)寫地址指針，使之指向指定的地址，取樣從該指針確定的位置開始寫到緩存器224中。因此，在寫地址指針和取樣所代表的廣播幀的真實邊界之間存在一個隨機偏移或相移。幀的邊界可以與緩存器224中的任何地址相對應。在獲取過程中，控制器240計算出這個偏移量。給讀地址指針加上這個偏移量來補償后續(xù)的數(shù)據(jù)檢索。
數(shù)據(jù)寫地址發(fā)生器產(chǎn)生數(shù)據(jù)寫地址DW_ADDR，指向緩存器224中下一個可用的位置。在一個實施例中，取樣寫到緩存器224的連續(xù)地址，在每次寫操作之后數(shù)據(jù)寫地址加1。在一個實施例中，緩存器224是一個繞回的圓形緩存器。通過選擇緩存器224的大小為2的冪次，一個二進制的計數(shù)器可用來產(chǎn)生需要的寫(或讀)地址。該計數(shù)器自動繞回，當?shù)竭_緩存器224的終端時計數(shù)器清零。
緩存器224中存儲足夠數(shù)量取樣后，特定的取樣數(shù)據(jù)段從緩存器中被檢索并處理。該數(shù)據(jù)段包括一個完整的數(shù)據(jù)包的數(shù)據(jù)取樣，或者數(shù)據(jù)包的一部分。在一個具體的實施例中，每個數(shù)據(jù)取樣數(shù)據(jù)段與一個獨立的導頻參考相對應，信道相對導頻參考保持相關的時間長度限制了數(shù)據(jù)段的大小。在一個實施例中，作為控制器240中導頻處理的一部分，與導頻參考對應的一個導頻矢量按照頻率誤碼估計進行相位旋轉，產(chǎn)生導頻估計，然后輸出到數(shù)據(jù)處理器230以進行導頻解調。因此控制器240在數(shù)據(jù)段開頭對導頻參考進行取樣，并用該導頻參考產(chǎn)生數(shù)據(jù)段周期的導頻估計。導頻估計中的相位誤碼在數(shù)據(jù)段長度上累加，因而要限制數(shù)據(jù)段長度，以減小導頻估計中的累加相位碼。這種設計避免了一個專門用于旋轉取樣的、增加了數(shù)據(jù)處理器的復雜程度的復碼片速率乘法器。
不同信號實例(或多徑)對應的數(shù)據(jù)取樣數(shù)據(jù)段被順序地處理。例如，與時移為0的第一個多徑對應的取樣從緩存器224中檢索出來，并被數(shù)據(jù)處理器230處理。在第一個多徑的處理結束時，另一個取樣數(shù)據(jù)段(如與第二個多徑相對應)可以從緩存器224中檢索出來并被處理。對每個處理的數(shù)據(jù)段，數(shù)據(jù)讀地址發(fā)生器有一個初始地址，其考慮了1)取樣對齊的零偏移和寫地址指針之間的隨機偏移；2)與數(shù)據(jù)包開頭關聯(lián)的數(shù)據(jù)段的地址；3)所處理的特定多徑的時移。
圖6B是從緩存器224讀或往緩存器224寫PN取樣的示意圖。在一個具體實施例中，用來去擴展接收信號的復PN取樣由一個PN發(fā)生器計算，并存儲在緩存器224中的一個部位。同樣，PN取樣的存儲開始于一個指定的地址。之后，PN取樣的一個數(shù)據(jù)段從緩存器224中檢索出，用來去擴展一個相應的數(shù)據(jù)取樣數(shù)據(jù)段。
一個PN寫地址發(fā)生器生成PN寫地址PW_ADDR，指向緩存器224中下一個可用位置，一個PN讀地址發(fā)生器生成PN讀地址PR_ADDR，以讀取一個PN取樣數(shù)據(jù)段。對所處理的每個需要PN取樣的數(shù)據(jù)數(shù)據(jù)段，PN讀地址發(fā)生器載入數(shù)據(jù)段中的第一個PN取樣的地址。PN寫和讀地址發(fā)生器在每次讀或寫操作之后加1。
緩存器224中可以存儲的PN取樣數(shù)量取決于多個因素，可以與正在存儲的數(shù)據(jù)取樣數(shù)量相匹配。例如，兩個時隙的數(shù)據(jù)取樣相對應要存儲兩個時隙的PN取樣。存儲的PN取樣的數(shù)量還取決于如緩存器224的大小，所支持的多徑校正(deskew)的數(shù)量等因素。
圖6C是圖2和圖5的接收機設計中數(shù)據(jù)緩沖的一個具體實施例框圖。ADCs的IADC或QADC取樣輸出到輸入數(shù)據(jù)接口222，在這里去除冗余的取樣，將取樣打數(shù)據(jù)包成字，然后字輸出到一個復用器612。一個PN發(fā)生器614從數(shù)據(jù)總線510接收到一個PN掩碼，生成每個去擴展數(shù)據(jù)取樣的IPN和QPN序列的一部分，將生成的IPN和QPN序列(字)輸出到復用器612。復用器612將接收到的由數(shù)據(jù)取樣或PN取樣組成的字輸出到緩存器224中，寫入位置由寫地址發(fā)生器220生成的寫地址指示。
圖6C同時給出了用于生成緩存器224地址的地址發(fā)生器220的一個具體實施例框圖。地址發(fā)生器220包括數(shù)據(jù)寫地址發(fā)生器512a，數(shù)據(jù)讀地址發(fā)生器512b，一個PN寫地址發(fā)生器512c，和一個PN讀地址發(fā)生器512d，它們分別連接到鎖存器514a，514b，514c和514d。地址發(fā)生器512a至512d還連接到一個復用器622。復用器622選擇一個地址發(fā)生器中生成的地址發(fā)送到緩存器244。
每個鎖存器514存儲一個值，代表地址發(fā)生器512要為處理數(shù)據(jù)段生成的第一個地址。例如，要從緩存器224中讀取一特定的數(shù)據(jù)取樣數(shù)據(jù)段，數(shù)據(jù)段中第一個數(shù)據(jù)取樣的地址在恰當?shù)臅r間傳入鎖存器514b。數(shù)據(jù)讀地址發(fā)生器512b載入鎖存器514b中存儲的這個值，并將該值作為起始地址。接下來的數(shù)據(jù)讀地址可以通過數(shù)據(jù)讀地址發(fā)生器512b內部的一個計數(shù)器加1來獲得。
如上所述，數(shù)據(jù)取樣在緩存器224中以一個隨機分配的緩存器位置(如0)開始存儲，同時，緩存器224的設計容量能夠存儲一定數(shù)量的取樣。在一個實施例中，緩存器224的大小是2的冪次。用一個計數(shù)器生成緩存器224的寫(或讀)地址。當?shù)竭_緩存器的末端時該二進制計數(shù)器自動歸零。
在一個實施例中，由于數(shù)據(jù)取樣按順序寫到緩存器224，數(shù)據(jù)寫地址發(fā)生器512a也可以用作取樣計數(shù)器，來記錄存儲到緩存器224中的取樣數(shù)量。地址發(fā)生器512a產(chǎn)生的數(shù)據(jù)寫地址傳入一個比較器628，與一個由控制器240提供的比較值進行對比。比較值代表的是控制器240指示的特定數(shù)量的取樣(如一個數(shù)據(jù)包)的存儲。如果數(shù)據(jù)寫地址和該比較值相等，比較器628產(chǎn)生一個反映這種情況的定時信號?？刂破?40用這個定時信號啟動對存儲的取樣的處理。
圖6C還給出了對每個指定多徑進行時間處理的一個具體實施例。在一個實施例中，控制器240為每個正在處理的多徑(即叉指)保持一個定時狀態(tài)器630。盡管在圖6C中表示為一個塊，但是每個定時狀態(tài)器630典型地通過DSP固件實現(xiàn)并保持。數(shù)據(jù)處理器230被引導進行一些信號處理，對接收的信號進行掃描，搜索最強實例(如，相關PN取樣數(shù)據(jù)段和一些不同時移的數(shù)據(jù)取樣數(shù)據(jù)段)。每個相關頂峰相應于一個強的信號實例。如果相關頂峰超過了一個特定的閾值，控制器240為與相關頂峰對應的多徑例示一個新的定時狀態(tài)器630。指定多徑的時移然后被確定，并用來產(chǎn)生從緩存器224讀取取樣的地址。
在一個實施例中，每個狀態(tài)器630包括一個時間跟蹤環(huán)路634，來跟蹤多徑的變化。時間跟蹤通過+1/2和-1/2碼片偏移的取樣處理(即與導頻參考相應)獲得，確定+1/2和-1/2碼片偏移情況下導頻累加的差別，對不同值進行濾波，得到一個相關因子。這樣，當多徑隨時間變化，時間跟蹤環(huán)路634確定變化量，并根據(jù)相關因子更新時移。時移傳入一個數(shù)據(jù)/PN地址計算單元636，用來計算每個處理的數(shù)據(jù)數(shù)據(jù)段的起始地址。計算好的起始地址然后通過數(shù)據(jù)總線510在適當?shù)臅r間傳送到鎖存器514b。
如上文提到的那樣，在一個隨機的時間點，取樣存儲到緩存器224存儲區(qū)的一個指定起始位置。結果，處理的信號實例的起始取樣可能和緩存器中的任何位置相對應。在一個實施例中，用時間跟蹤環(huán)路確定每個處理的信號實例的數(shù)據(jù)數(shù)據(jù)包的起始位置。時間跟蹤環(huán)路處理接收到的取樣，來為接收的信號實例確定特定的時移。然后用這個時移生成處理的每個取樣數(shù)據(jù)段的起始地址。
狀態(tài)器630可以通過一組基本的處理元件，由控制器240用DSP固件實現(xiàn)。例如，一個單獨的時間跟蹤環(huán)路634和一個單獨的數(shù)據(jù)/PN地址計算單元636是時分復用的，用來實現(xiàn)所有的例示狀態(tài)器630?？刂破?40保留一個獨立的寄存器，來存儲與每個例示狀態(tài)器630對應的時移。
在一個實施例中，對于遠程終端的前向鏈路處理，控制器240也保留一個頻率跟蹤環(huán)路，把時鐘源的頻率鎖定到數(shù)據(jù)取樣的數(shù)據(jù)速率。頻率跟蹤環(huán)路設計成確定導頻參考中的相位旋轉量，用相位信息確定相對于碼片速率取樣時鐘是快還是慢，并據(jù)此調整時鐘源的頻率。如果取樣時鐘被頻率鎖定到碼片速率，一定數(shù)量的數(shù)據(jù)取樣(如2048)傳送給每一幀。這樣，當頻率鎖定時，通過對緩存器224接收到的取樣的數(shù)量計數(shù)，一幀取樣就一定能被接收。
圖6C也給出了為緩存器/解交織器234生成地址的地址發(fā)生器236的一個具體實施例框圖。地址發(fā)生器236包括一個碼元寫地址發(fā)生器542a和一個碼元讀地址發(fā)生器542b，它們分別連接到鎖存器544a和544b。地址發(fā)生器542a和542b連接到一個復用器546，復用器從地址發(fā)生器542a和542b其中之一選擇生成的地址，并將之發(fā)送到緩存器/解交織器234。
每個鎖存器544存儲一個值，代表地址發(fā)生器542為處理的數(shù)據(jù)段生成的第一個地址。傳入鎖存器544的初始值總體上和傳入鎖存器514的值有關聯(lián)，但是其傳入引起各種結果，比如數(shù)據(jù)處理器230的處理延時。碼元讀地址發(fā)生器542a載入存儲在鎖存器544a中的值，并將之作為起始地址。接下來的碼元讀地址可以通過碼元讀地址發(fā)生器542a內部的計數(shù)器加1來得到。
在一個實施例中，緩存器/解交織器234用來存儲多個多徑的碼元累加的中間和最終結果。起初，某個多徑的取樣被處理，結果碼元存儲到緩存器/解交織器234中的一定位置。簡而言之，某特定多徑的碼元(如要處理的第一個)從緩存器/解交織器234中的指定位置開始存儲(如0地址，Ns等)。對接下來的每個多徑，其解調碼元與之前處理的多徑的碼元相合并。合并的碼元存回緩存器/解交織器234相同的地址，這樣，多個處理多徑的碼元就和相應的之前累加的碼元“同址”合并。當多個多徑的碼元需要合并時，地址發(fā)生器236就產(chǎn)生適當?shù)淖x和寫地址，該地址由鎖存器544a和544b中的數(shù)值決定。
在包括HDR CDMA系統(tǒng)在內的許多通信系統(tǒng)中，用交織實現(xiàn)傳輸數(shù)據(jù)的時間多樣性。交織減小了接收到一個脈沖噪聲等原因引起的連續(xù)誤碼毛刺的可能性。在接收單元中，接收碼元須進行重新排序。重新排序可以在一個完整的幀里將接收有錯的碼元字符串有效地展開，這提高了糾正接收的碼元誤碼解碼的可能性。在發(fā)射單元中的交織是為了在接收單元解碼之前得到時間多樣性。
在一個實施例中，緩存器/解交織器234還執(zhí)行處理的碼元的解交織操作。在一個實施例中，處理的碼元按順序寫入緩存器/解交織器234中，但是讀取時遵從的特定偽隨機順序是由所采用的特定解交織流程決定的。由于碼元讀取不按先后順序，緩存器/解交織器234首先被與執(zhí)行解交織的周期相對應的碼元充滿。例如，在HDR CDMA系統(tǒng)中，每一數(shù)據(jù)幀都進行解交織，這樣在接收單元中，一個完整的碼元幀被處理并存儲到緩存器/解交織器234。當完整的幀被處理后，幀里的碼元被讀出到后續(xù)的解碼器中。在一個實施例中，在一個時刻只對一個數(shù)據(jù)幀進行數(shù)據(jù)處理。在這種方式下，當前幀被處理并存儲到緩存器/解交織器234的一個區(qū)，之前處理的幀可以從緩存器/解交織器234的另一個區(qū)取出。
碼元讀地址發(fā)生器542b包括必要的電路，以產(chǎn)生要傳入碼元解調器和組合器524進行碼元累加的碼元、要傳入后續(xù)的解碼器260進行解碼的碼元的正確地址。這兩種目的所需要的碼元讀地址以時分復用的方式產(chǎn)生。例如，碼元可以在交替的碼元讀取周期中傳入碼元解調器和組合器524和解碼器260?；蛘?，一組碼元傳入碼元解調器和組合器524，緊接著一組碼元傳入解碼器260。
圖7A是數(shù)據(jù)處理器230內部的相關器522的一個具體實施例框圖。在一個實施例中，相關器設計成支持多個功能，包括用復數(shù)PN去擴展序列去擴展數(shù)據(jù)取樣，在每個碼片周期上累加多個去擴展取樣，以及內插。為了加強其性能，相關器522設計成可同時對多個(如最多4個)復數(shù)取樣執(zhí)行操作。實現(xiàn)相關器522的其它設計和功能也屬本發(fā)明范圍之內。
在一個實施例中，在每個數(shù)據(jù)讀取循環(huán)，四對數(shù)字化的IADC和QADC取樣(即四個復數(shù)數(shù)據(jù)取樣)從緩存器244中檢索出，并被鎖存到鎖存器712a至712d。在下一個數(shù)據(jù)讀取循環(huán)，鎖存器712a至712d中的取樣分別被鎖存器714a至714d進一步鎖存，然后另外四對數(shù)字化的IADC和QADC取樣鎖存到鎖存器712a至712d。在一個實施例中，每個碼片周期里讀取兩個數(shù)據(jù)取樣(即雙取樣)，鎖存器712和714的雙鎖存功能允許對每個碼片的準時(OT)取樣或遲到(LT)取樣都能進行處理。
復用器716a至716d分別接收來自鎖存器712a至712d的鎖存取樣，和分別來自鎖存器714a至714d的鎖存取樣。根據(jù)是要對準時(OT)取樣還是遲到(LT)取樣進行處理，每個復用器716輸出一個接收取樣到一個單獨的與(AND)門718。與門718a和718b也接收到控制信號ZERO_0，與門718c和718d也接收到控制信號ZERO_1。每個與門718根據(jù)控制信號ZERO_x向一個獨立的復用器720輸出接收取樣或者一個0值。
在一個具體的實施例中，緩存器224的設計也能存儲用來去擴展數(shù)據(jù)取樣的IPN和QPN序列。在一個實施例中，對每個PN讀取循環(huán)，從緩存器224中檢索出復PN去擴展序列與正在處理的數(shù)據(jù)取樣相應的16-chip數(shù)據(jù)段，被鎖存器732鎖存，并輸出給一個復用器734。復用器734選擇鎖存的復PN數(shù)據(jù)段的一部分(如2-chip部分)提供給一個桶形移位寄存器736。寄存器736然后向乘法器720a至720d提供正確的IPN和QPN取樣。
在一個具體的實施例中，ADCs對數(shù)據(jù)取樣進行過取樣，可能是十中抽一，以兩倍于碼片速率輸出(即取樣速率是碼片速率的兩倍)。過取樣允許以更好的時間分辨率檢測接收信號強實例，性能得到改善。在圖7A所示的相關器結構中，有四個并行處理路徑，一個處理時鐘循環(huán)可同時處理與兩個數(shù)據(jù)碼片相應的最多四個復數(shù)據(jù)取樣。如圖7A所示，乘法器720a和720b對與碼片標記n相對應的兩個復數(shù)據(jù)取樣(如準時(OT)取樣和遲到(LT))進行去擴展，同時乘法器720c和720d對與碼片標記n+1相對應的兩個復數(shù)據(jù)取樣去擴展。桶形移位寄存器736向乘法器720a和720b提供與碼片標記n相對應的IPN和QPN取樣，同時向乘法器720c和720d提供與碼片代標記碼n+1相對應的IPN和QPN取樣。
每個乘法器720用復PN取樣對復數(shù)據(jù)取樣進行復去擴展，在HDR CDMA系統(tǒng)中，在發(fā)射單元，要發(fā)射的復數(shù)據(jù)以復PN序列進行擴展，復擴展可以表示如下ITX+jQTX(IDAT+jQDAT)(IPN+jQPN)等式(1)在接收單元，數(shù)據(jù)可以通過相反的復去擴展被還原，可表示如下IDES+jQDES＝(IADC+jQADC)(IPN-jQPN)等式(2)其中IADC＝ITX+噪聲，QADC＝QTX+噪聲，IDES＝IDAT+噪聲，和QDES＝QDAT+噪聲。
圖7B是執(zhí)行等式(2)所表示的復數(shù)去擴展的乘法器720的一個具體實施例框圖。在乘法器720內部，復數(shù)據(jù)取樣和IADC+JQADC提供給每一個復用器762a和762b，復數(shù)PN取樣和IPN、QPN提供給一個異或(OR)門764。異或門764執(zhí)行IPN和QPN取樣的XOR(即乘法)，并把結果輸出到每一個復用器762a和762b的一個選擇輸入。每一個復用器762根據(jù)選擇輸入的值選擇IADC或QADC取樣，然后把選擇的取樣提供給一個獨立的異或門766的一個輸入。異或門766a和766b分別對接收到的取樣跟IPN和QPN進行異或(即乘法)，并將結果取樣分別輸出到與門768a和768b。每一個與門768也接收控制信號ZERO_x，根據(jù)控制信號ZERO_x來輸出接收的取樣或值“0”。與門768a和768b的輸出由復去擴展IDES和QDES取樣組成。
再參看圖7A，乘法器720a至720d的去擴展IDES和QDES取樣由加法器722a至722d選擇性地合并，生成一組合并的IC和QC取樣。特別地，加法器722a合并來自乘法器720a和720c的去擴展IDES取樣，生成對應于一個碼片的第一半的第一個合并的IC1取樣；加法器722b合并來自乘法器720b和720d的去擴展IDES取樣，生成對應于一個碼片的第二半的第二個合并的IC2取樣；加法器722c合并來自乘法器720a和720c的去擴展QDES取樣，生成第一個合并的QC1取樣；加法器722d合并來自乘法器720a和720c的去擴展QDES取樣，生成第二個合并的QC2取樣。加法器722在內插之前合并不同碼片的半取樣，以簡化內插器的設計。與門718和ZERO_0和ZERO_1信號用來禁止來自兩個碼片的取樣的合并，此時這種合并是不可適用的，例如在前向鏈路碼元解調中，每個碼片可能數(shù)據(jù)包含一個復數(shù)的和更高階的調制碼元。
在圖7A所示的具體實施例中，相關器522包括一個內插器730，它的配置可以產(chǎn)生不同的時移的取樣值。例如，如果為每個碼片提供兩個復數(shù)據(jù)取樣(即在0Tc和0.5Tc的時移，其中Tc是碼片周期)，內插器730可用來產(chǎn)生其它時移的內插取樣，如0.125Tc，0.25Tc，0.625Tc，0.75Tc，0.875Tc等等。內插的時間分辨率取決于內插器730的特殊設計。內插器730可用來識別時間分辨率好于取樣周期(如好于0.5Tc)的多徑。
圖7C是線性內插的示意圖。如圖7C所示，標記為n的取樣幅度為A，后續(xù)的標記為n+1的取樣幅度為B。取樣周期經(jīng)歸一化為1.0。用標記為n和n+1的取樣來估計其它時移(如0.25，0.50，0.75)的取樣值。對線性內插，時移0.50的取樣幅度可以估計為0.50A+0.50B，時移0.75的取樣幅度可以估計為0.25A+0.75B。通過用系數(shù)4乘以取樣，時移0.0，0.25，0.50，0.75和1.0的取樣幅度可分別表示為4A，3A+B，2A+2B，A+3B和4B。
圖7D是內插器730的一個具體實施例框圖。在一個實施例中，內插器730作為一個線性內插器，能夠提供三個不同時移(如0.25，0.50，0.75)的內插取樣。內插器730的設計同時滿足以下性能1)產(chǎn)生零值輸出，2)通過接收取樣進行饋送，3)產(chǎn)生內插取樣，或者三者的組合。
來自加法器722a至722d的合并IC1、IC2、QC1、QC2碼元分別傳入給比例元件770a至770d。在每一個取比例元件770中，取樣輸出到一個復用器772的一個X1輸入、一個倍頻元件774的一個輸入、和一個加法器776的一個輸入。倍頻元件774給輸入取樣乘以系數(shù)2，并把取比例結果輸出到復用器772的一個X2輸入和加法器776的另一個輸入。加法器776把輸入的取樣和X2取比例取樣相加，結果輸出到復用器772的一個X3輸入。復用器772也從其X0輸入接收一個“0”。然后，復用器772根據(jù)一個控制信號OFFSET在其中一個輸入上選擇一個取樣，將它發(fā)送給鎖存器780。
如圖7D所示，對取比例元件770a和770b進行互補的配置，同樣對換算元件770c和770d也進行互補的配置。分別對應一個特定的時移0.25，0.50，或0.75(如控制信號OFFSET所表示)，3IC1，2IC1，或1IC1值由取比例元件770a提供給鎖存器780a；IC2，2IC2，或3IC2值由換取比例算元件770b提供給鎖存器780b。鎖存器780a和780b中的取樣然后傳入一個加法器782a，鎖存器780c和780d中的取樣傳入一個加法器782b。加法器782a的輸出由內插I取樣組成，加法器782b的輸出由內插Q取樣組成。來自加法器782a和782b的內插取樣作為相關器522的相關ICOR和QCOR取樣。鎖存器780a至780d的輸出也分別由(非內插)相關的ICOR1、ICOR2、QCOR1和QCOR2取樣組成。
內插器730可在一種或多種配置下工作。例如，如上所述，內插器730可配置成零輸出，通過接收取樣進行饋送，生成內插取樣，或三者的組合。零輸出選擇復用器772的X0輸入的值零，饋通接收的信號選擇X1輸入的取樣。為了進行內插，一個復用器772選擇X1，X2或X3的值，互補對中的另一個復用器772選擇相反的X3，X2或X1值。
在一個實施例中，如上所述，每個碼片周期里有兩個數(shù)據(jù)取樣被相關器522處理(如去擴展)。每個碼片的兩個取樣可以在內插器730中合并，生成每個碼片周期的一個去擴展取樣。為合并每個碼片的I取樣，加法器782a選擇與取比例元件770a和770b對應的復用器X1輸入端的取樣，并將其相加得到合并的I取樣。同樣，為合并每個碼片周期的Q取樣，加法器782b選擇與取比例元件770c和770d對應的復用器X1輸入端的取樣，并將其相加得到合并的Q取樣。
在HDR CDMA系統(tǒng)中，發(fā)射的業(yè)務數(shù)據(jù)被分割成多個數(shù)據(jù)流，每個數(shù)據(jù)流用一定的WALSH碼進行信道編碼。如在HDR CDMA系統(tǒng)中所定義的，每個WALSH碼對應著一個獨立的長度為(最大)16碼片的WALSH碼元。為了數(shù)據(jù)信道化，每個數(shù)據(jù)位用為該位要傳輸?shù)男诺婪峙涞腤ALSH碼元進行信道編碼。對每個WALSH碼元周期，生成并合并最多16個WALSH碼元，對應要在最多16個信道中傳輸?shù)淖疃?6個數(shù)據(jù)位。這16個WALSH碼元彼此間是正交的。因為在沒有畸變的情況下，正交份量間的交叉相關結果為零(理想情況)，所以可以在接收單元單獨去覆蓋。
圖8A是數(shù)據(jù)處理器230內部的碼元解調器和組合器524的一個具體實施例框圖。相關器522將相關的取樣提供給去覆蓋元件820，用信道化(如WALSH)碼元對取樣進行去覆蓋產(chǎn)生去覆蓋的碼元。去覆蓋的數(shù)據(jù)碼元和復導頻碼元傳入一個導頻解調器850，用導頻信號對數(shù)據(jù)相干解調，生成解調的碼元。解調的碼元然后傳入一個碼元累加器870，和來自其它信號路徑及其它冗余傳輸?shù)慕庹{制碼元進行合并。碼元累加器870的輸出構成處理的碼元，然后提供給緩存器/解交織器234(見圖5)。
碼元解調器和組合器524設計成每個時鐘周期可以對多個取樣(如4，8，16等)進行操作。典型的碼元解調器和組合器524能夠同時處理的取樣數(shù)量依賴于多個因素，如向碼元解調器和組合器524提供取樣的速率，碼元解調器和組合器524內部的元件寬度等。
圖8B是一個實現(xiàn)去覆蓋元件820的快速Hadamard變換(FHT)元件的具體實施例框圖。在一個實施例中，相關的ICOR和QCOR取樣串行交替地提供給FHT元件820，每個時鐘周期一個取樣。在一個實施例中，F(xiàn)HT元件820的設計能夠對接收的取樣用一個或多個長度為N的WALSH碼元進行WALSH去覆蓋，N是可編程的。
FHT元件820設計成可工作于多個不同配置。例如，F(xiàn)HT元件820可配置成用特定長度的WALSH對輸入取樣進行去覆蓋。在這種配置中，F(xiàn)HT元件820接收一塊N個ICOR取樣和N個QCOR取樣(即N-chip ICOR和N個QCOR對)，用特定的WALSH碼元對接收的取樣塊進行N-chip WALSH去覆蓋，生成一對去覆蓋的ICOR和N QCOR碼元。
或者，F(xiàn)HT元件820可配置成用全部N個WALSH碼元對接收的取樣進行去覆蓋。在這種配置中，F(xiàn)HT元件820完成的功能相當于用一個由N對ICOR和N QCOR碼元組成的矢量乘以N×N Hadamard矩陣(對應于N個WALSH碼元，每個WALSH碼元長度為N-chips)，產(chǎn)生N對去覆蓋的ICOR和QCOR碼元。用全部N個WALSH碼去覆蓋特別有好處，例如在一個特定用戶終端的數(shù)據(jù)可能在不同信道傳輸?shù)腍DR CDMA系統(tǒng)中。
在一個實施例中，為加快ICOR和N QCOR取樣的處理和減少需要的線路數(shù)量，F(xiàn)HT元件820配置成在交替的時鐘周期處理ICOR和QCOR取樣，這使得單個的FHT元件820可以在交替的時鐘周期里向后續(xù)的處理單元提供去覆蓋IDEC和QDEC碼元，去覆蓋QDEC碼元比相應的IDEC碼元滯后一個時鐘周期。后續(xù)的處理單元然后可設計成當解碼IDEC和QDEC碼元從FHT元件820中傳來時就可以對它們進行操作，無需等候待處理的塊的所有的ICOR碼元，然后是所有的QCOR碼元。通過正確管理FHT元件820內部的存儲元件，F(xiàn)HT元件820可以設置成對ICOR和QCOR取樣交替進行操作。
FHT元件820是串行處理的，串行地接收取樣，每個時鐘周期一個取樣，在一定的處理延時后產(chǎn)生每個時鐘周期里的一個去覆蓋的碼元。特定的取樣塊的去覆蓋碼元延遲了一定數(shù)量的時鐘周期，WALSH碼元的長度部分地決定了延時的多少。對每個N數(shù)據(jù)取樣塊，F(xiàn)HT元件820對應N WALSH碼元串行地產(chǎn)生N解碼的碼元。FHT元件820的去覆蓋碼元是輸入取樣和WALSH碼元的相關數(shù)。
一個快速Hadamard變換元件用L個蝶形變換元件進行長度N＝2L的WALSH碼元去覆蓋。在圖8B所示的具體的實施例中，為對16-chip WALSH碼元進行去覆蓋，F(xiàn)HT元件820包括四個串行連接的蝶形變換元件830a至830d。每個蝶形變換元件830進行一部分要求的加和減操作。每個連續(xù)的蝶形變換元件830還對來自以前蝶形變換的結果進行交叉耦合。
在每個蝶形變換元件830內部，輸入的取樣被送到一個復用器832的一個輸入、一個加法器834的一個減輸入、和一個加法器836的第一個求和輸入。復用器832還接收加法器834的輸出，并向一個存儲單元838交替地輸送加法器834a的輸出和輸入取樣。存儲元件838的輸出提供給加法器834的一個求和輸入、加法器836的另一個求和輸入、復用器840的一個輸入。復用器840還接收加法器836的輸出，并向鎖存器842交替地輸送存儲元件838的輸出和加法器836的輸出。鎖存器842的輸出提供給下一個蝶形變換元件830的輸入。最后一個蝶形變換元件830d的輸出由去覆蓋的碼元組成。
關于FHT元件的設計和操作的詳細描述參見美國專利5,561,618，名稱為“進行快速Hadamard變換的方法和裝置”，該專利已轉讓給本發(fā)明的受讓人，此處引作參考。
在圖8B所示的實施例中，F(xiàn)HT元件820可編程，進行不同長度(如1，2，4，8，或16)的快速Hadamard變換(即去覆蓋)。FHT元件820能支持的最大FHT長度由采用的蝶形變換元件830數(shù)量決定，屏蔽一個或多個蝶形變換元件830時可進行較短長度的FHT。通過增加蝶形變換元件830可進行更長長度的FHT。
在圖8B所示的實施例中，ICOR和N QCOR取樣在交替的時鐘周期通過同一條總線傳送到FHT元件820。一個WALSH計數(shù)器(圖8B中沒有給出)實現(xiàn)時分復用，當?shù)谝粋€相關的取樣到達FHT元件820的前端時，該計數(shù)器清零。時分復用允許共享硬件，這樣FHT元件820可以對ICOR和N QCOR取樣都進行去覆蓋。在另一個實施例中，ICOR和N QCOR取樣并行地傳送給兩個FHT元件，每個FHT元件設置成對一個獨立的ICOR和N QCOR取樣塊進行去覆蓋。
圖8C是導頻解調器850的一個具體實施例框圖。來自FHT元件820的去覆蓋IDEC和NQDEC碼元和復導頻PI和PQ傳送到導頻解調器850，它用導頻信號對解碼碼元相干解調。導頻解調可表示如下IDEM+jQDEM＝(IDEC+jQDEC)(P1-jPQ)＝(IDECPI+QDECPQ)+j(-IDECPQ+QDECPI)＝[t(IQ，P)-j cross(IQ，P)] 等式(3)解調的IDEM和QDEM碼元表示為IDEM＝(IDECPI+QDECPQ)和 等式(4)QDEM＝(-IDECPQ+QDECPI) 等式(5)在解調器850中，去覆蓋IDEC和QDEC碼元分別傳送到(例如在交替的時鐘周期)鎖存器852a和852c。鎖存器852a的輸出再被鎖存器852b鎖存，以進行IDEC和QDEC碼元的時間對齊。鎖存器852b和852c的輸出由復數(shù)據(jù)碼元組成。同樣的，PI和PQ導頻碼元分別被鎖存器854a和854b鎖存。鎖存器854a和854b的輸出提供給復用器856a和856b，每個復用器856根據(jù)是要進行點積還是進行叉積來選擇PI或PQ碼元。來自復用器856a和856b的復導頻碼元分別傳送到乘法器860a和860b，它們也分別接收來自鎖存器852b和852c復數(shù)據(jù)碼元。每個乘法器860對復數(shù)據(jù)碼元的一個分量(即IDEC或QDEC)和復導頻碼元的一個分量(即PI或PQ)進行乘法運算，將乘積結果輸出到一個獨立的鎖存器862。
鎖存器862a的輸出傳入一個異或門864，它也接收一個控制信號CROSS。鎖存器862b的輸出和異或門864的輸出傳入一個加法器866，它將這些碼元相加，相加結果輸出到碼元累加器870。
從等式(4)可看出，通過IDEC數(shù)據(jù)碼元和PI導頻碼元在乘法器860a中相乘，QDEC數(shù)據(jù)碼元和PQ導頻碼元在乘法器860b中相乘，并在加法器866中將860a和860b中的結果合并，就可得到解調的IDEM碼元。同樣的，從等式(5)可以看出，通過IDEC數(shù)據(jù)碼元和PQ導頻碼元在乘法器860a中相乘，QDEC數(shù)據(jù)碼元和PI導頻碼元在乘法器860b中相乘，對乘法器860a中的結果取反，在加法器866合并860b中的結果和異或門864中的取反結果，就可得到解調的QDEM碼元。這樣，為生成解調的QDEM碼元，復用器856a和856b交換傳送給乘法器860a和860b的PI和PQ導頻碼元，異或門將乘法器860a的結果取反。
圖8C也給出了碼元累加器870的一個具體實施例框圖。來自碼元解調器850的解調的IDEM和QDEM碼元被串行地傳入一個加法器872。之前計算的IPRE和QPRE碼元從緩存器/解交織器234中檢索出(比如成對的)，傳入一個鎖存器874。一個復用器連接到鎖存器874，并選擇IDEM或QDEM碼元輸出到與門878。與門878也接收一個控制信號FIRST，如果沒有碼元累加則與門878的輸出為零。與門878的輸出進入加法器872，并和接收的IDEM和QDEM碼元相加。加法器872的輸出由累加的(即處理的)IPRO和QPRO碼元組成，再送回緩存器/解交織器234。
圖9是數(shù)據(jù)處理器230內部的累加器526的一個具體實施例框圖。數(shù)據(jù)處理器230可以處理業(yè)務數(shù)據(jù)，導頻參考，和其它信令信號。在用戶終端，累加器526執(zhí)行搜索接收到的信號中的強實例，還原導頻參考，抽取功率控制位等。在基站，累加器526執(zhí)行上述功能，還可以處理其它的信令信息，如數(shù)據(jù)請求(DRC)信息。
在圖9所示的具體實施例中，相關ICOR和QCOR取樣從相關器522輸出到一組8個去覆蓋和累加元件910a至910h中。去覆蓋和累加元件910的數(shù)量可以有所不同，也屬本發(fā)明范圍之內。在每個去覆蓋和累加元件910內部，相關ICOR和QCOR取樣傳入一個異或門912，它也接收一個產(chǎn)自一個WALSH發(fā)生器914的WALSH碼元。通過載入一個關聯(lián)的鎖存器916中相應的WALSH碼，WALSH發(fā)生器914可編程地生成特定的WALSH碼元。這樣，8個去覆蓋和累加元件910a至910h也具有可編程性，用8中不同的WALSH碼元對一個特定的ICOR和QCOR取樣塊進行去覆蓋。
在前向鏈路中，一個去覆蓋元件可用來處理功率控制數(shù)據(jù)。在后向鏈路中，8個去覆蓋元件可用來解調數(shù)據(jù)速率控制(DRC)數(shù)據(jù)，和作為一個DFT(即非快速)進行FHT。
在每個去覆蓋和累加器元件910內部，異或門912執(zhí)行用WALSH碼元對數(shù)據(jù)取樣進行去覆蓋，將去覆蓋取樣輸出到一個復用器922的一個輸入。復用器922的另一個輸入接收來自相關器522的獨立的相關取樣(即ICOR1、ICOR2、QCOR1和QCOR)。根據(jù)要執(zhí)行的特定任務，復用器922將復用器922中的去覆蓋取樣或者相關取樣輸送到一個加法器924。加法器924還接收來自與門926的預先鎖存取樣，將接收到的取樣相加，相加的結果輸出到第一組寄存器928a和928b(串連)和另一組寄存器930a和930b(串連)。鎖存器928b的鎖存輸出和一個控制信號FLUSH/提供給與門926的輸入，如果控制信號FLUSH/為低時則與門926向加法器924輸出一個零值，如果控制信號FLUSH/為高時則與門926向加法器924提供鎖存輸出。鎖存器930b的鎖存輸出由累加碼元組成，提供給復用器940的一個輸入。
復用器940從全部8個去覆蓋和累加器元件910a至910h接收累加碼元，并將接收到的累加碼元按順序輸送給一個和數(shù)據(jù)總線512相連的鎖存器942。然后控制器240從鎖存器942中檢索累加碼元。
如圖9所示，相關的ICOR和QCOR取樣也被輸出到去覆蓋和累加器元件910b中的一個平方器952，它平方接收到的取樣，并將平方的取樣提供給復用器954的一個輸入。復用器954也接收異或門912b的去覆蓋取樣。然后復用器954根據(jù)一個控制信號SQUARE將平方的取樣或者解碼取樣輸出給復用器922b。平方器952支持導頻載波比干擾能量估計的計算，用來預估信號鏈路的質量。
可對累加器526編程來執(zhí)行一系列任務。例如，通過編程，累加器可同時對最多8個不同信道進行去覆蓋。在圖9所示的實施例中，相關的ICOR和QCOR取樣以時分復用的方式提供給每一個去覆蓋和累加元件910(即ICOR、QCOR、ICOR、QCOR等)。第一組鎖存器中的928a和928b支持ICOR和QCOR取樣的時分復用累加。
也可對累加器526編程來輔助搜索接收信號強實例。例如，累加器526可設置成為后續(xù)的能量平方任務累加8個累加器的不同偏置的I、Q矢量。如果用0 WALSH碼對導頻參考進行信道編碼，那么接收端就無需對之進行去覆蓋。在所示的實施例中，對累加器526編程來同時處理最多4個不同的時移，這時，用獨立的一對解碼和累加單元910對每個時移進行處理。
在本發(fā)明的某些實施例中，由微控制器232接收控制器240分配的任務，然后引導接收單元200中的各種元件執(zhí)行所分配的任務。每個任務可定義成包括一系列操作步驟或幾個其它的任務。例如，可能分配一個任務去處理一個特定的時移的一個特定的多徑，在一個特定的時間窗口搜索強信號實例，等等。實現(xiàn)搜索任務可通過引導相關器522和累加器526對一個特定PN偏置的一段時間間隔(如96chips)的導頻信號進行相關。也可以分配一個任務去處理所有指定的多徑，搜索多個時移的強信號實例，等等。在一個實施例中，微控制器232為每個接收到的任務例示一個適當?shù)娜蝿諣顟B(tài)器，并在任務執(zhí)行期間保持任務狀態(tài)器。根據(jù)要處理的特定的任務，微控制器232還可以為一個低級任務器例示一個或多個附加的任務狀態(tài)器。微控制器232可設置成當一個特定的任務結束時通知控制器240。
下述各專利和專利申請詳細描述了搜索任務、數(shù)據(jù)處理任務、信令處理任務以及其它任務所要進行的處理過程，它們委托給本發(fā)明的代理人，此處引作參考。
1)美國專利5,644,591和5,806,648，名稱都為“在一個CDMA通信系統(tǒng)中進行搜捕的方法和設備”；2)美國專利5,867,527和5,867,527，名稱都為“搜索一個突發(fā)信號的方法”；3)美國專利5,764,687，名稱為“一個擴展多址通信系統(tǒng)的移動解調器結構”；4)美國專利5,577,022，名稱為“一個蜂窩通信系統(tǒng)中的導頻信號搜索技術”；5)美國專利5,654,979，名稱為“一個擴展多址通信系統(tǒng)的單元點解調結構”；6)美國專利申請08/987,172，名稱為“多信道解調制器”，申請日為1997年9月9；7)美國專利申請09/283,010，名稱為“可編程的匹配濾波搜索器”，申請日為1999年3月31日。
圖10是用于控制接收單元200中的元件(如緩存器244和數(shù)據(jù)處理器230)的操作的微控制器232的一個具體實施例框圖。微控制器232包括連接到一個計數(shù)器1014和鎖存器1016a和1016b的一個序列控制器1012。計數(shù)器1014和鎖存器1016a還分別連接到與數(shù)據(jù)總線510相連的鎖存器1016c和1016d。
鎖存器1016b存儲微控制器232的狀態(tài)，它可以集成到序列控制器1012中。鎖存器1016d從數(shù)據(jù)總線510接收一個字，該字說明控制器240分配的任務。鎖存器1016c從數(shù)據(jù)總線510接收一個或多個應用于所分配任務的參數(shù)值，這些參數(shù)值確定的是進行搜索的時間間隔。在執(zhí)行任務期間，計數(shù)器1014對指定的時間間隔遞減計數(shù)，并向序列控制器1012提供一個時間間隔結束的信號。
在一個實施例中，為簡化設計，降低電路復雜性和成本，序列控制器1012是用組合邏輯實現(xiàn)的。該邏輯實現(xiàn)了對分配的任務進行排序的任務狀態(tài)器。每個任務狀態(tài)器產(chǎn)生適當?shù)目刂菩盘?，引導接收單?00中不同元件的操作，如緩存器224，相關器522，碼元解調器和組合器524，累加器526，緩存器/解交織器234?？刂菩盘枌⒉煌墓δ芘判?，并控制著緩存器和處理元件依次執(zhí)行所分配的任務。例如，控制信號控制圖6C中的不同元件(如復用器612，622和546)，選擇要提供給緩存器224和緩存/解交織器234的正確的復用器輸入。序列控制器1012進一步引導不同的地址發(fā)生器512和514產(chǎn)生要求的地址。
圖11A是時移為0時，數(shù)據(jù)處理器230處理數(shù)據(jù)取樣的一個時序圖。在本例中，每個碼片周期有兩個數(shù)據(jù)取樣可用，每個數(shù)據(jù)取樣的分辨率是4位。對每個32位讀操作，8-chip周期的16個復IPN和QPN取樣或2-chip周期的4個復數(shù)據(jù)取樣可從緩存器224中檢索出來。
在第一個時鐘周期，8個碼片的復PN取樣從緩存器224中檢索出來，并提供給相關器732內的鎖存器732(見圖7A)。在第二個時鐘周期，頭兩個碼片相應于時移0.0，0.5，1.0和1.5的數(shù)據(jù)取樣從緩存器224中檢索出來，并分別被鎖存器712a，712b，712c和712d鎖存。在第三個時鐘周期，鎖存器712中的取樣被鎖存器714再次鎖存，后兩個碼片相應于時移2.0，2.5，3.0和3.5的數(shù)據(jù)取樣從緩存器224中檢索出來，并分別被鎖存器712a，712b，712c和712d中。在第四個時鐘周期，第一個碼片相應于時移0.0和0.5的數(shù)據(jù)取樣分別被相關器522內的乘法器720a和720b關聯(lián)。在第五個時鐘周期，相關器522閑置。在第六個時鐘周期，第二個碼片相應于時移1.0和1.5的數(shù)據(jù)取樣分別被乘法器720c和720d關聯(lián)。時鐘周期7至10進行的處理與時鐘周期3至6的相同。相同的數(shù)據(jù)處理過程繼續(xù)進行直到下一組PN取樣被請求和被檢索。
圖11B是時移為1.5時，數(shù)據(jù)處理器230對數(shù)據(jù)取樣進行處理的時序圖。在一個實施例中，數(shù)據(jù)取樣由偶數(shù)碼片標記(如0，2，4等)開始從緩存器中被檢索出。這樣，一個特定多徑的時移被分成一個整數(shù)部分和一個分數(shù)部分。整數(shù)部分標識從中檢索出數(shù)據(jù)取樣的特定的偶數(shù)碼片標記。分數(shù)部分標識檢索出的數(shù)據(jù)取樣中的特定半碼片偏置。
如圖11B所示，當時移為0時，PN取樣和數(shù)據(jù)取樣以相同的方式從緩存器224中檢索出來。然而在第三個時鐘周期，對相應于時移1.5的數(shù)據(jù)取樣進行處理。特別是時移1.5和2.0的數(shù)據(jù)取樣分別被乘法器720d和720a關聯(lián)。同樣，在第四個時鐘周期，時移2.5和3.0的數(shù)據(jù)取樣分別被乘法器720b和720c關聯(lián)。然后數(shù)據(jù)處理以相同的方式繼續(xù)進行。
上面描述的接收單元應用到一個通信系統(tǒng)的用戶終端或基站是大有好處的。前向鏈路和后向鏈路中的數(shù)據(jù)處理過程有所不同，一般依賴于特定的CDMA標準或所實現(xiàn)的系統(tǒng)。同時，對用戶終端和基站的要求也有所不同。例如，要求用戶終端處理來自一個基站的一個信號傳輸或來自多個基站的冗余傳輸，而要求基站同時處理來自多個用戶的多個(且不同的)傳輸。因此，通常需要根據(jù)其實際應用來特別設計接收單元。
上面描述的接收單元220中的各元件(如地址發(fā)生器220，輸入數(shù)據(jù)接口222，緩存器224，數(shù)據(jù)處理器230，微控制器232，控制器240等)也可實現(xiàn)在一個或多個ASICs、數(shù)字信號處理器、控制器、微控制器、微處理器、其它設計成實現(xiàn)此處所述功能的電子單元，或它們的組合。緩存器224和緩存器/解交織234可實現(xiàn)在一個或多個RAMs、DRAMs、FLASH存儲器、或其它存儲技術。同時，緩存器224和緩存器/解交織器234也可在接收機200內的其它元件的集成電路中實現(xiàn)。
為清楚起見，本發(fā)明的許多方面和實施例以HDR CDMA系統(tǒng)的前向鏈路數(shù)據(jù)傳輸為例進行了詳盡描述。但是本發(fā)明同樣適用于后向鏈路數(shù)據(jù)傳輸和其它通信系統(tǒng)(如IS-95 CDMA系統(tǒng)，W-CDMA系統(tǒng)等)。
上述對優(yōu)選實施例的描述使得精于技術的人員能夠制作或使用本發(fā)明。對那些技術人員，這些實施例的各種改進是顯而易見的，且無需本發(fā)明人的參與，此處所描述的基本原理也可以被用于其它實施例。因此，本發(fā)明適用與此處所述原理和創(chuàng)新特點相一致的最大范圍，而不僅局限于這里描述的實施例。
權利要求
1.一種無線通信系統(tǒng)中的接收機單元，其特征在于，它包括以特定的取樣率接收和存儲數(shù)字化取樣的第一緩沖區(qū)；以及與所述第一緩沖區(qū)耦合的數(shù)據(jù)處理器，用于從所述第一緩沖區(qū)中取出數(shù)字化取樣數(shù)據(jù)段，并在特定的參數(shù)值下處理這些數(shù)據(jù)段，其中，所述數(shù)據(jù)處理器的運行是根據(jù)頻率要高于取樣速率的處理時鐘進行的。
2.如權利要求1所述的接收機單元，其特征在于，它包含與數(shù)據(jù)處理器耦合的控制器，所述控制器為數(shù)據(jù)處理器分配任務，并處理來自所述數(shù)據(jù)處理器的信令數(shù)據(jù)。
3.如權利要求2所述的接收單元，其特征在于，所述控制器用來直接處理所述數(shù)字化取樣數(shù)據(jù)段。
4.如權利要求2所述的接收單元，其特征在于，所述控制器用來對正被處理的每一信號事件提供導頻處理和時間跟蹤。
5.如權利要求2所述的接收單元，所述控制器用來對正被處理的每一信號事件提供瑣相檢測。
6.如權利要求2所述的接收單元，其特征在于，所述控制器用來對數(shù)字化的取樣精細頻率跟蹤。
7.如權利要求1所述的接收單元，其特征在于，它還包含用于接收和處理所傳送的信號以提供數(shù)字化取樣的接收器。
8.如權利要求1所述的接收單元，其特征在于，所述數(shù)據(jù)處理器包括用于采用PN去擴展序列相應的數(shù)據(jù)段對數(shù)字化取樣數(shù)據(jù)段進行去擴展以提供相關的取樣的相關器。
9.如權利要求8所述的接收機單元，其特征在于，所述數(shù)據(jù)處理器還包括碼元解調器和與相關器耦合的組合器，所述組合器用來接收和處理相關的取樣以提供經(jīng)處理的碼元。
10.如權利要求8所述的接收機單元，其特征在于，所述數(shù)據(jù)處理器還包括與所述相關器相連并接收和處理所述相關取樣以提供累加結果的累加器。
11.如權利要求9所述的接收機單元，其特征在于，所述數(shù)據(jù)處理器還包括第二個緩存器與所述碼元解調器和相關器耦合以存儲處理過的碼元的第二緩存器。
12.如權利要求8所述的接收機單元，其特征在于，所述相關器包括一組K個乘法器，用以能最多同時對K個復數(shù)數(shù)字取樣進行去擴展。
13.如權利要求8所述的接收機單元，其特征在于，所述相關器還包括一組K個加法器，它們與所述一組K個乘法器耦合，每個所述加法器用來接收和相加來自兩個乘法器的取樣對。
14.如權利要求8所述的接收機單元，其特征在于，所述相關器包括內插值器，用來接收由PN去擴展而生成的去擴展取樣并對其內插值處理，以產(chǎn)生提供作為相關取樣的內插值取樣。
15.如權利要求14所述的接收機單元，其特征在于，所述內插器包括一對或多對取比例元件，每一個取比例元件接收各個去擴展取樣，并用特定的增益對其取比例，以產(chǎn)生比例取樣，以及一個或多個加法器，每個加法器與與各對取比例元件耦合，接收并相加從取比例元件對得到的比例取樣，以生成內插取樣。
16.如權利要求9所述的接收單元，其特征在于，所述碼元解調和組合器包括用于接收和用一個或多個信道化碼去覆蓋所述相關取樣的去覆蓋元件，以提供去覆蓋碼元。
17.如權利要求16所述的接收單元，其特征在于，信道化碼是沃爾什碼，其長度是可編程并且可根據(jù)參數(shù)值定義的。
18.如權利要求16所述的接收單元，其特征在于，所述去覆蓋元件由具有L級的快速海德馬變換(FHT)元件來實現(xiàn)的。
19.如權利要求18所述的接收單元，其特征在于，所述FHT元件用于在交替時鐘循環(huán)周期上接收和處理同相及正交的相關取樣。
20.如權利要求18所述的接收單元，其特征在于，所述FHT元件用來采用一個或多個長度為1、2、4、8、16、32、64或128的Walsh碼元來執(zhí)行去覆蓋。
21.如權利要求16所述的接收單元，其特征在于，所述碼元解調及組合器進一步包括與去覆蓋元件耦合的導頻解調器，所述解調器采用導頻碼元解調所述去覆蓋的碼元，以提供解調碼元。
22.如權利要求21所述的接收單元中，其特征在于，所述碼元解調及組合器進一步包括與所述導頻解調耦合的碼元累加器，所述累加器用于累加來自若干信號事件的解調碼元，以提供經(jīng)處理的碼元。
23.如權利要求11所述的接收單元中，其特征在于，所述第二緩沖區(qū)用于以輸出順序，向后續(xù)信號處理元件提供經(jīng)處理的碼元，所述輸出順序不同于輸入順序，以提供去交錯的處理碼元。
24.如權利要求23所述的接收機單元，其特征在于，所述第二緩存器包括至少兩個扇區(qū)，一個扇區(qū)用來存儲當前正被處理的數(shù)據(jù)數(shù)據(jù)包的已處理碼元，另一個扇區(qū)用來存儲前先前已處理的數(shù)據(jù)數(shù)據(jù)包的已處理碼元，以提供給后續(xù)信號處理器件。
25.如權利要求10所述的接收機單元，其特征在于，所述累加器用來在可編程時間間隔內累加所述相關的取樣，以提供導頻信號估計。
26.如權利要求10所述的接收機單元，其特征在于，所述累加器包括多個累加元件，每個累加元件用來提供對特定時間偏移的導頻信號估計。
27.如權利要求2所述的接收機單元，其特征在于，所述控制器用來對正被處理的每一信號事件例示(instantiate)一個時序狀態(tài)機。
28.如權利要求27所述的接收機單元，其特征在于，所述每一例示的時序狀態(tài)機包括用來跟蹤正被處理的信號事件的運動的時間路跟蹤環(huán)路。
29.如權利要求2所述的接收機單元，其特征在于，所述控制器用來接收時序信號，并且根據(jù)接收的時序信號，啟動對數(shù)字化取樣的數(shù)據(jù)段的處理。
30.如權利要求29所述的接收機單元，其特征在于，所述時序信號是根據(jù)所述控制器提供的比較值而生成的。
31.如權利要求29所述的接收機單元，其特征在于，所述時序信號表示特定數(shù)量的數(shù)字化取樣已被存入第一緩存器。
32.如權利要求2所述的接收機單元，其特征在于，所述取樣率與處理時鐘是異步的。
33.如權利要求2所述的接收機單元，其特征在于，還包括微控制器耦合到所述控制器的微控制器，用來接收分配的任務，并產(chǎn)生一組控制信號，以控制所述第一緩存器和數(shù)據(jù)處理器的操作，以執(zhí)行分配的任務。
34.如權利要求33所述的接收機單元，其特征在于，所述微控制器用來為每一個正被處理的任務例示一個任務狀態(tài)機。
35.如權利要求33所述的接收機單元，其特征在于，所述微控制器包括一組鎖存器，用來鎖存一個分配的任務，并提供一個或多個要用于被分配的任務的參數(shù)值，至少一個計數(shù)器，每個計數(shù)器耦合到各個鎖存器，并用來根據(jù)所述鎖存器中存儲的值，提供指示器信號，以及序列控制器，用來接收至少一個指示器信號和分配的任務，并產(chǎn)生組控制信號。
36.如權利要求1所述的接收機單元，其特征在于，還包括耦合到第一緩存器的數(shù)據(jù)接口，所述數(shù)據(jù)接口用來接收數(shù)字取樣、丟棄不必要的取樣，并把這些取樣組合成適合于有效儲存到第一緩存器內的字。
37.如權利要求1所述的接收機單元，其特征在于，一個32位或更多位的字被寫入第一緩存器，或被從第一緩存器讀出，用于每一緩存器的存取。
38.如權利要求1所述的接收機單元，其特征在于，所述第一緩存器用來儲存數(shù)字化取樣的一個或多個數(shù)據(jù)數(shù)據(jù)包。
39.如權利要求1所述的接收機單元，其特征在于，所述第一緩存器還用來儲存PN取樣，用于對數(shù)字化取樣進行去擴展。
40.如權利要求1所述的接收機單元，其特征在于，所述多個接收信號的處理是通過在多個時間偏移下檢索和處理數(shù)字化取樣數(shù)據(jù)段來進行的。
41.如權利要求1所述的接收機單元，其特征在于，所述至少一個參數(shù)値是可編稱程的。
42.如權利要求1所述的接收機單元，其特征在于，所述取樣速率是通信系統(tǒng)芯片速率的兩倍。
43.如權利要求1所述的接收機單元，其特征在于，所述處理時鐘頻率至少比所述取樣速率高十倍。
44.如權利要求1所述的接收機單元，其特征在于，所述無線通信系統(tǒng)是一個高數(shù)據(jù)速率(HDR)的CDMA系統(tǒng)。
45.一種擴展通信系統(tǒng)中的用戶終端，其特征在于，它數(shù)據(jù)包含了如權利要求1所述的接收機單元。
46.一種擴展通信系統(tǒng)中的基站，其特征在于，它數(shù)據(jù)包含了如權利要求1所述的接收機單元。
47.一種無線通信系統(tǒng)中的接收機單元，其特征在于，它包括接收機，用來接收并處理發(fā)送的信號，以生成一定取樣速率的數(shù)字化取樣；第一緩存器，它耦合到所述接收機，用來接收并儲存所述數(shù)字化取樣；耦合到第一緩存器的數(shù)據(jù)處理器，它檢索來自第一緩存器的數(shù)字化取樣的數(shù)據(jù)段，并且以一定的參數(shù)值對檢索的數(shù)據(jù)段進行處理，其中，所述數(shù)據(jù)處理器是根據(jù)具有比所述取樣速率更高的頻率的處理時鐘進行運行的，并且，所述數(shù)據(jù)處理器包括相關器，用來采用PN去擴展序列的相應數(shù)據(jù)段，對檢索的所述數(shù)字化取樣的數(shù)據(jù)段進行去擴展，以提供相關的取樣，碼元解調和組合器，耦合到所述相關器，用來接收并處理所述相關取樣，以提供經(jīng)處理過的碼元，第二緩存器，它耦合到所述碼元解調和組合器，并用來儲存經(jīng)處理的碼元，以及累加器，耦合到所述相關器，并用來接收和處理經(jīng)相關的取樣，以提供累加結果；以及控制器，它耦合到所述數(shù)據(jù)處理器，并用來為數(shù)據(jù)處理器分配任務，以及處理來自所述數(shù)據(jù)處理器的累加結果。
48.一種無線通信系統(tǒng)中處理接收信號的方法，其特征在于，它包括接收、處理并且數(shù)字化發(fā)送信號，以提供一定取樣速率下的數(shù)字化取樣；將所述數(shù)字化取樣緩存到第一緩存器內；從第一緩存器里檢索數(shù)字化取樣的數(shù)據(jù)段；以及以一定的參數(shù)值處理檢索的數(shù)據(jù)段，其中，所述處理是根據(jù)具有比所述取樣速率更高的頻率的處理時鐘而進行的。
49.如權利要求48所述的方法，其特征在于，所述處理包括對檢索的數(shù)字化取樣數(shù)據(jù)段用PN去擴展序列的相應的數(shù)據(jù)段進行去擴展，以提供相關的取樣。
50.如權利要求49所述的方法，其特征在于，所述處理還包括對相關的取樣用一個或多個信道化碼去覆蓋，以提供去覆蓋的碼元。
51.如權利要求50所述的方法，其特征在于，所述處理還包括對所述去覆蓋的碼元用導頻碼元解調制，以提供解調碼元。
52.如權利要求51所述的方法，其特征在于，所述處理還包括累加來自多個信號的解調碼元，以提供經(jīng)處理的碼元。
53.如權利要求48所述的方法，其特征在于，所述取樣速率與處理時鐘是異步的，所述方法還包括跟蹤數(shù)字化取樣的碼片速率；以及提供一個信號，用來將數(shù)字化取樣寫入第一緩存器的設計好的單元里。
54.一種處理無線通信系統(tǒng)中的接收信號的方法，其特征在于，它包括接收、處理并且數(shù)字化傳輸信號以在一定取樣速率下提供數(shù)字化取樣；將數(shù)字化取樣緩存到第一緩存器內；從第一緩存器檢索數(shù)字化取樣數(shù)據(jù)段；以一定的參數(shù)值組處理檢索的數(shù)據(jù)段，其中，所述處理是根據(jù)具有高于所述取樣速率的頻率的處理時鐘來進行的，并且其中的處理包括用PN去擴展序列相應的數(shù)據(jù)段，對檢索的數(shù)字取樣數(shù)據(jù)段進行去擴展，以提供相關取樣，用一個或多個信道化碼對所述相關取樣進行去覆蓋，以提供去覆蓋碼元，用導頻對所述去覆蓋碼元進行解調，以提供解調碼元，以及對來自多個信號的解調碼元進行累加，以提供經(jīng)處理的碼元。
全文摘要
一種接收單元。包括第一緩存器，以一定取樣速率接收并存儲數(shù)字化取樣；一個數(shù)據(jù)處理器，從第一緩存器中檢索取樣數(shù)據(jù)段，并用一組特定的參數(shù)值對之進行處理。數(shù)據(jù)處理器的工作原理基于一個處理時鐘，其頻率高于(倍于或更高)取樣速率，通過檢索并處理第一緩存器中的多個數(shù)字化取樣數(shù)據(jù)段來實現(xiàn)對接收信號多個實例的處理。接收單元典型地還包括一個接收器，接收和處理傳輸信號以生成數(shù)字化取樣；一個控制器，給數(shù)據(jù)處理器分配任務。本設計中數(shù)據(jù)處理器包括一個相關器、一個碼元解調和組合器、一個第一累加器、和另一個緩存器，或者它們的組合。相關器用PN去擴展序列的相應數(shù)據(jù)段來對所檢索的數(shù)字化取樣數(shù)據(jù)段進行去擴展，產(chǎn)生相關取樣，然后由碼元解調和組合器對相關取樣進行處理，得到處理后的碼元。另一個緩存器存儲這些處理后的碼元，還可設計成對處理后的碼元進行解交織。
文檔編號H04B1/707GK1481621SQ01819535
公開日2004年3月10日 申請日期2001年11月20日 優(yōu)先權日2000年11月27日
發(fā)明者K·D·伊斯頓, P·J·布萊克, K D 伊斯頓, 布萊克 申請人:高通股份有限公司