專利名稱：標(biāo)識通信時鐘頻率的數(shù)據(jù)處理設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有用來接收通信信號的輸入端口的數(shù)據(jù)處理設(shè)備。
在數(shù)據(jù)處理設(shè)備中，數(shù)據(jù)串行比特流經(jīng)常被用于在不同的裝置之間通信數(shù)據(jù)。連續(xù)接收的比特形成例如8個比特的數(shù)據(jù)字。在接收期間，對信息流不同比特的抽樣通常在時鐘信號控制之下被執(zhí)行。具有預(yù)定固定頻率的時鐘信號常常被用于這個目的，但是在交替的頻率之間的選擇是已知的。例如PCT專利申請No.WO9960760，公開一種時鐘電路，它將除數(shù)調(diào)整到通信信號的標(biāo)準特征，使用該除數(shù)從主時鐘處獲得取樣時鐘信號。
使用可調(diào)整的比特周期的處理設(shè)備的另一個例子是使用了被稱為LIN總線協(xié)議的設(shè)備。LIN協(xié)議提供包括消息的通信信號的傳輸，而不提供獨立的時鐘信號的傳輸。在通信信號的接收器本地產(chǎn)生時鐘信號。各個消息包含同步字段，其定義了一個時間間距，其中切換比特格式被傳輸。這個比特格式具有在消息期間使用的比特周期。同步字段允許接收電路用正確的比特周期來產(chǎn)生本地時鐘，通常通過選擇多個可用比特頻率中的一個來實現(xiàn)。
根據(jù)LIN協(xié)議，同步字段之前的是所謂的同步中斷，它使得接收器標(biāo)識消息的開始和緊跟著同步中斷的同步字段。同步中斷包括唯一的不能出現(xiàn)在消息的其他地方的比特格式連續(xù)低電平信號，它持續(xù)至少長于消息的剩余部分中的連續(xù)字節(jié)之間的間距的長度。因此同步中斷的功能是作為檢測間距來確定是否接下來是同步字段，而同步字段的功能是作為測量間距來確定比特周期。
當(dāng)可預(yù)測的時鐘信號頻率被使用時，這個設(shè)備起作用，使用這個頻率在預(yù)定的有限范圍內(nèi)或在頻率的小數(shù)目范圍內(nèi)，如同在傳統(tǒng)LIN接收器內(nèi)。當(dāng)時鐘信號頻率被允許在寬度范圍充分地連續(xù)改變時，問題出現(xiàn)了。在這個情況中，在高時鐘頻率處的同步中斷的持續(xù)時間可以等于在低時鐘頻率處的通信信號的低電平的持續(xù)時間。當(dāng)時鐘頻率預(yù)先沒有充分精確地已知，同步中斷間距不能從普通消息數(shù)據(jù)中可靠地分離出來。因此，需要在查找下一個中斷間距之前使用消息結(jié)尾的檢測，也就是，結(jié)合消息處理和頻率選擇。這使得接收電路更加昂貴。
尤其地，本發(fā)明的目的是提供數(shù)據(jù)處理設(shè)備，當(dāng)通信時鐘頻率在很寬的范圍上改變時它支持同步字段的檢查，而不需要與消息結(jié)尾有關(guān)的信息。
尤其地，本發(fā)明的更進一步的目的是提供與消息接收并行地對信息開始的連續(xù)監(jiān)視。
本發(fā)明提供了根據(jù)權(quán)利要求1的裝置。根據(jù)本發(fā)明，該裝置查找同步潛在中斷和由潛在同步中斷標(biāo)識的同步字段的組合，并接著驗證位于其被標(biāo)識的同步字段之前的潛在同步中斷是否具有一個適合比特周期的持續(xù)時間，該比特周期由被標(biāo)識的同步字段指定。僅當(dāng)發(fā)現(xiàn)潛在同步中斷的持續(xù)時間適合比特周期時，該比特周期由被標(biāo)識的同步字段指定，具有適合于同步字段的比特周期的采樣時鐘信號被用來從消息中采樣比特。因此，可以使用任何比特周期。
在LIN協(xié)議中，同步中斷間距標(biāo)識同步字段間距，就好像在通信信號中同步字段間距緊跟著同步中斷間距，使得一旦同步中斷被發(fā)現(xiàn)，同步字段間距的位置是清楚的。然而，只要不脫離本發(fā)明，使用同步中斷間距標(biāo)識同步字段間距的其他方法可以被提供，例如傳輸緊接在同步中斷間距之前的同步字段間距，或傳輸在通信信號的同步中斷間距之前或之后的一個預(yù)定數(shù)目的脈沖之后的同步字段間距，只要可以基于同步中斷間距的位置定位同步字段間距。
在一個實施例中，附加驗證通過檢查同步字段的內(nèi)部定時是否相應(yīng)于被調(diào)整的比特周期而被執(zhí)行。因此，保證了對消息的開始的更可靠的檢測。
優(yōu)選地，時鐘源電路與接收電路平行操作，繼續(xù)進行所述的查找，同時所述的接收電路從通信信號中采樣比特。因此，降低了丟失同步中斷的風(fēng)險。優(yōu)選地，當(dāng)新的同步中斷在消息接收期間被檢測時，接收中止。
本發(fā)明這些及其他目的和有益方面使用下列附圖來描述。


圖1顯示數(shù)據(jù)處理設(shè)備。
圖2顯示指令執(zhí)行的脈沖串。
圖3顯示定時電路。
圖4顯示輸入信號的同步部分。
圖5顯示更進一步的定時電路。
圖6顯示處理器電路。
圖1顯示具有輸入處理器10和更進一步的處理器12的數(shù)據(jù)處理設(shè)備。輸入處理器10包含指令處理器100、指令存儲器102、時鐘電路104、定時電路106和握手電路108。數(shù)據(jù)處理裝置的通信輸入端14耦合到指令處理器100和定時電路106。時鐘電路104耦合到定時電路106，它又經(jīng)由握手電路108耦合到指令處理器100。指令處理器100耦合到指令存儲器102，握手電路108和更進一步的處理器12。
圖2顯示具有脈沖28的觸發(fā)信號26、指令周期的脈沖串22和比特周期21和作為時間的函數(shù)的數(shù)據(jù)字周期20。雖然圖2僅僅顯示在單個數(shù)據(jù)字中的比特的一組比特周期21，可以理解到消息可以包含一連串這樣的組，各個組用于連續(xù)的數(shù)據(jù)字，各個組具有他們自己的數(shù)據(jù)字周期20。
操作中，表示在不同比特周期21中時間上連續(xù)的比特的信號被提供給輸入端14。每當(dāng)比特在輸入端14生效的時刻定時電路106產(chǎn)生觸發(fā)脈沖28。僅對于在已知相應(yīng)比特穩(wěn)定在輸入端14上的期間的某處產(chǎn)生每個觸發(fā)脈沖28，觸發(fā)脈沖的定時是臨界的。此外，脈沖彼此之間將具有充分的距離，使得在下一觸發(fā)脈沖28以前完成各個脈沖串22。接收鎖存器可以被提供來鎖存輸入比特；在該情況下，觸發(fā)脈沖甚至可以在比特是穩(wěn)定的周期以外被產(chǎn)生。
響應(yīng)觸發(fā)脈沖28，指令處理器100從指令存儲器102獲取指令系列并在指令周期的各自的脈沖串22中執(zhí)行各個指令系列。在許多這樣的脈沖串22以后，數(shù)據(jù)字的所有比特已到達輸入端14并且已經(jīng)被指令處理器100處理。在最后一個所述脈沖串22中，指令處理器100在數(shù)據(jù)字周期20期間輸出數(shù)據(jù)字給更進一步的處理器12。通過輸出所有并行接收的多個比特或串行接收的單個比特來實現(xiàn)，其中任何時鐘信號可能用來時鐘同步比特中的連續(xù)比特。
根據(jù)本文的必要條件，各種型式的處理可以在脈沖串22期間執(zhí)行。在一個例子中，多個校驗比特可能在各個脈沖串22中通過連續(xù)地執(zhí)行各自的指令來更新各個脈沖串22中的不同的校驗值而被更新，這取決于接收的比特的值和用于不同校驗比特的公式(公式用來判定，如果有的話，在數(shù)據(jù)字中某一位置處的比特如何形成相應(yīng)的校驗比特；如果用于具體校驗比特的公式指示具體接收的比特對具體校驗比特的貢獻，通常上述相應(yīng)的校驗比特值和被接收的比特的異或函數(shù)被計算)。典型的指令系列是f＝inp RXD將輸入比特讀入寄存器fm1＝f 將輸入比特存儲到位置m1m2＝f+m2 更新在位置m2處的第一校驗比特m3＝f+m3 更新在位置m3處的第二校驗比特wait 掛起操作直到下一比特(根據(jù)數(shù)據(jù)字內(nèi)的比特序列號，不同的校驗比特可以被更新或在位置m2，m3處的校驗比特不被更新)。當(dāng)脈沖串22的所有指令被處理時，指令處理被掛起直到下一脈沖串22被觸發(fā)。最好優(yōu)先地在掛起期間指令處理器100沒有或?qū)嵸|(zhì)上沒有內(nèi)部信號轉(zhuǎn)換發(fā)生，以便最小化功率消耗。當(dāng)所有的輸入比特已經(jīng)處理時，驗證位可以是輸出到更進一步的處理器12，或者它們可以被指令處理器100使用，以更正信號誤差。
握手被用來控制指令處理器100的操作。最初定時電路106產(chǎn)生請求信號(通常通過提升觸發(fā)信號26)。響應(yīng)請求信號要求，指令處理器100開始處理在脈沖串22中的指令序列的第一個。指令處理器100發(fā)送確認信號到定時電路106，它響應(yīng)確認信號而撤銷請求信號(通常通過降低觸發(fā)信號26)。一旦指令處理器100已經(jīng)指示它即將接收下一請求信號，定時電路106可以產(chǎn)生新的請求信號，但是當(dāng)新的輸入比特可用時它通常用延遲來這樣做。在來自定時電路106的觸發(fā)信號之后，指令處理器100為了它自己產(chǎn)生一系列請求信號，以觸發(fā)在脈沖串22中的序列的后繼指令的執(zhí)行。重復(fù)這個，直到指令系列結(jié)束(由在編程例子中的″wait″指令來指示)，因此沒有更進一步的請求信號由指令處理器100產(chǎn)生。
在指令處理器100內(nèi)，原則上可以傳遞握手，以致任何涉及指令執(zhí)行的子電路由握手激活并且用握手依次激活更進一步涉及的子電路。因此，因為除非執(zhí)行特別指令所必須，沒有子電路需要產(chǎn)生信號轉(zhuǎn)換，因此功率消耗被減少。當(dāng)然，本發(fā)明不限于握手來保護操作掛起。例如，時鐘同步的指令處理器可以和時鐘脈沖門以某種形式的聯(lián)合使用，時鐘脈沖門保證沒有時鐘信號被用于脈沖串22外面的指令處理器100。這也減少功率消耗，它小于使用握手的情況。
雖然本發(fā)明已經(jīng)按照由指令處理器100接收的比特被描述，可以理解，在沒有背離本發(fā)明的情況下，指令處理器100也可以被安排來經(jīng)由通信輸入端14在任何或所有比特周期21內(nèi)發(fā)送回數(shù)據(jù)。例如，一旦它從比特周期21前面的信息中識別出需要這樣做，指令處理器100可以在比特周期21返回一個確認，或者它可以在多個比特周期21發(fā)送數(shù)據(jù)。
圖3顯示定時電路106的實施例的一個例子。這實施例包含計數(shù)器/控制器30，頻分器32，同步字段開始檢測器34和同步字段停止檢測器36。同步字段開始檢測器34和同步字段停止檢測器36耦合到輸入端14和具有耦合到計數(shù)器/控制器30的輸出端。計數(shù)器/控制器30具有一個耦合到時鐘電路104的輸入端和一個耦合到頻分器32的輸出端。頻分器32具有耦合到時鐘電路104和計數(shù)器/控制器30的輸入端和耦合到握手電路108的輸出端。
圖4顯示來自輸入端14的輸入信號的同步部分的例子。該同步部分相當(dāng)于本來公知的LIN協(xié)議的同步部分。該同步部分在圖2的比特周期21之前。同步部分包含同步中斷間距50和同步字段間距52。在同步中斷間距50中，輸入信號為第一時間間距設(shè)定低電平53，之后信號升到高電平。選擇同步中斷間距50的長度比低電平的長度長，這起因于任何消息中其他位置的比特組合(長于一個全零字節(jié))。在同步字段間距52中，輸入信號包含四個脈沖54，其中輸入信號首先設(shè)定一個低電平然后是高電平。同步字段52后面有一個緊跟的消息間距，其中出現(xiàn)比特周期21(未顯示)。比特周期的持續(xù)時間安對于同步字段間距52的持續(xù)時間具有預(yù)定比例。
在操作中，輸入信號由發(fā)射機(不顯示)產(chǎn)生和由定時電路106處理。同步字段開始檢測器34檢查來自輸入端14的輸入信號中的同步字段間距52的開始。同步字段開始檢測器34發(fā)送信號給計數(shù)器/控制器30來重新設(shè)置計數(shù)和從時鐘電路104啟動計數(shù)時鐘脈沖來響應(yīng)檢測。同步字段停止檢測器36檢測同步字段間距52的結(jié)尾和發(fā)送信號給計數(shù)器/控制器30來停止計數(shù)。因此計數(shù)器/控制器30將根據(jù)時鐘脈沖的被計數(shù)的數(shù)目所決定的除數(shù)值應(yīng)用到頻分器32，用除數(shù)值來除以時鐘頻率。頻分器32在頻分處的時鐘脈沖應(yīng)用到握手電路108，以啟動脈沖串22。
在頻分器32，計數(shù)電路(不顯示)可以被使用，每當(dāng)它計算來自時鐘電路104的一組數(shù)目的時鐘脈沖時，它產(chǎn)生脈沖。在該情況下，該組數(shù)目相當(dāng)于由計數(shù)器/控制器30計數(shù)的被預(yù)定因子所除以的數(shù)目，該因子表示同步字段的比特周期的數(shù)目。但是本發(fā)明不限于這類頻分器32。
當(dāng)同步字段包含超過一個比特周期時，有可能使用小于一個正或負時鐘脈沖的相對誤差來確定時鐘電路106的時鐘脈沖的數(shù)目。例如當(dāng)八比特周期存在于同步字段時，比特周期的長度可以被確定在時鐘周期的1/8內(nèi)。當(dāng)頻分器30運用簡易的計數(shù)器時，丟棄了分數(shù)的準確度。在更進一步的實施例中，通過使用允許每個比特周期的時鐘電路106的時鐘周期數(shù)目改變的數(shù)字振蕩器利用了分數(shù)的準確度，以致平均起來比特周期的持續(xù)時間更加接近地相當(dāng)于達到用分數(shù)的準確度的測量比特周期。
這樣的數(shù)字振蕩器可以例如作為加法電路被實施，它用來在各個時鐘電路104的時鐘周期將增量添加到計數(shù)值和每當(dāng)計數(shù)值超過閾值時產(chǎn)生指示比特周期的脈沖，同時將計數(shù)降低該閾值。在該情況下，閥值和/或增量可以被設(shè)置為對應(yīng)于來自計數(shù)器控制器30的計數(shù)，以致時鐘電路104每一比特的時鐘周期平均數(shù)等于根據(jù)同步字段由計數(shù)控制器30決定的比特周期的在分數(shù)上精確持續(xù)時間。因此，每一比特周期的時鐘脈沖的數(shù)目可以改變，以致平均起來比特周期的長度等于所需的在分數(shù)上精確比特周期。
優(yōu)先地，時鐘電路106被設(shè)計使得來自時鐘電路106的時鐘脈沖的頻率足夠地高，以致在觸發(fā)信號脈沖28的頻率處的誤差非常得小以至在從輸入信號對比特采樣期間沒有誤差發(fā)生。通常，誤差由于在來自時鐘電路106的時鐘信號中的不可預(yù)知的相對定時轉(zhuǎn)換和在輸入信號中的轉(zhuǎn)換而包括定時誤差。這些誤差的極限累積效應(yīng)是預(yù)定時間數(shù)目(例如10)來自時鐘電路106的時鐘信號的時鐘周期的持續(xù)時間的誤差。給出要求的準確度(例如在用20千比特每秒傳送的9比特數(shù)據(jù)字的終端上的不超過1.5％的誤差)，時鐘電路104最低容許的頻率可以被導(dǎo)出(在該情況下例如1.4兆赫)。
因此，定時電路104將觸發(fā)脈沖28的頻率調(diào)整到在輸入端14的輸入信號的標(biāo)準的特征，來使得指令處理器使用指令執(zhí)行的短脈沖串22來處理輸入的比特。
另外，輸入信號的其他特征可能用來檢測數(shù)據(jù)字是否被應(yīng)用，也就是，來確定觸發(fā)脈沖是否應(yīng)該被產(chǎn)生。為這目的，可使用對同步中斷間距50的檢測，和/或?qū)υ谕阶侄伍g距52中具有的適當(dāng)持續(xù)時間的脈沖54的正確數(shù)目的檢測。在同步中斷間距50中的低信號電平53持續(xù)了某一最短持續(xù)時間。該最短持續(xù)時間對于同步字段間距52的持續(xù)時間具有預(yù)定比例。以及為了設(shè)置除數(shù)，定時電路106因此可以被安排來產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如同由同步間距控制那樣，只是在對應(yīng)同步中斷被檢查到以后。
定時電路106能夠執(zhí)行對同步中斷的見識，這與輸入處理器10對消息的正常處理并行進行。因此，對同步中斷連續(xù)監(jiān)督是可能的。異步中斷將被錯過，因為輸入處理器10忙著處理消息。
圖5顯示用來檢查一個或多個的間距和脈沖54的持續(xù)時間的定時電路的實施例。除圖3的部分之外，圖5的實施例包含同步中斷計數(shù)器60，同步中斷結(jié)束檢測器64和比例比較電路62。同步中斷計數(shù)器60具有耦合到時鐘電路104的時鐘輸入端，耦合到開始檢測器34的開始輸入端和耦合到同步中斷結(jié)束檢測器64的輸出端的停止輸入端。計數(shù)器/控制器30和同步中斷計數(shù)器60的輸出端耦合到比例比較電路62，它具有耦合到頻分器32的控制輸出端。
當(dāng)預(yù)先沒有充分精確地知道時鐘速率時，實施例闡明的問題是同步中斷間距50的最短持續(xù)時間不能被檢查。當(dāng)比特率中僅僅小的變化被允許時，有可能為長于低電平的持續(xù)時間的同步中斷間距50設(shè)置閾值持續(xù)時間，作為甚至在最低可能時鐘速率處的任何普通數(shù)據(jù)模式的結(jié)果，但是所述閾值持續(xù)時間短于為了最高可能的時鐘速率的同步中斷的最短持續(xù)時間。然而，當(dāng)在時鐘速率中出現(xiàn)太多的變化時，這樣的閾值期間不能被發(fā)現(xiàn)。
圖5的實施例中，定時電路106協(xié)同時鐘速率測量來檢測后驗的同步中斷50的存在。同步中斷計數(shù)器60在信號呈現(xiàn)低電平53的時間間距內(nèi)計數(shù)來自時鐘電路104的時鐘脈沖的數(shù)目，指示這樣的間距可能是同步中斷間距50。在同步字段間距52期間計數(shù)器/控制器30計數(shù)時鐘脈沖數(shù)目。來自同步中斷計數(shù)器60和計數(shù)器/控制器30的計數(shù)被用于比例比較電路62，它測試在從同步中斷計數(shù)器60和計數(shù)器/控制器30連續(xù)地判定的計數(shù)之間的比例是否在預(yù)定范圍的區(qū)域之內(nèi)，所述范圍相當(dāng)于考慮抽樣誤差和時鐘速率波動下的同步中斷間距50規(guī)定的最低持續(xù)時間。僅當(dāng)比例比較電路62檢測這樣的聯(lián)合，它才發(fā)送信號給頻分器32來接收由計數(shù)器/控制器30確定的除數(shù)。
比例比較電路62可以例如通過用適當(dāng)?shù)某藬?shù)乘上來自聯(lián)合的兩個計數(shù)來實施比較，然后比較乘積。優(yōu)先地，比例比較電路62利用管道，那就是說，它具有存儲元件，用于存儲多個來自同步中斷計數(shù)器60的連續(xù)地被確定的計數(shù)，并將舊的計數(shù)(相當(dāng)于低的信號間距，它放在同步字段52的結(jié)尾之前，中間有如圖4描述的預(yù)定數(shù)目的低信號間距)與來自計數(shù)器/控制器30的計數(shù)相比。因此，如果檢測失敗，那么同步中斷可以使用來自同步中斷計數(shù)器60的更近的計數(shù)被檢測。然而，這樣的管道存儲是不需要的，例如，當(dāng)非常短的間距(例如在脈沖54之間的間距)作為根據(jù)最短持續(xù)時間閾值推理的同步中斷間距50而可以被除去時，對這些間距的計數(shù)就不必存儲。
同樣為了設(shè)置除數(shù)，在這個實施例中的定時電路106可以被安排來僅在對應(yīng)的同步中斷被檢查到以后產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如由同步間距控制。
雖然分離的同步中斷計數(shù)器60和計數(shù)器/控制器30已經(jīng)被顯示，可以理解相同的計數(shù)器可以被用于兩種形式的計算，只要存儲器被提供用來存儲所涉及的不同的時間間距的時鐘脈沖的計數(shù)和用來將這些計數(shù)聯(lián)合來檢測在同步中斷間距50和同步字段間距52之間的比例。
同時，在這樣的測試的正的結(jié)果的條件下，定時電路106可以被構(gòu)造來指導(dǎo)對輸入信號更進一步的檢查，并且在這樣的測試的正的結(jié)果的條件下，生成觸發(fā)脈沖28。因此，例如由于具有在同步字段間距52中的適當(dāng)相對定時的脈沖54，定時電路106可以檢查充分的信號電平變化的存在。如果這樣電平變化是不存在的，同步中斷的檢測被禁止，除數(shù)沒有被更新并且沒有消息被接收。
當(dāng)然，存在許多定時電路106的替換實施例。例如，當(dāng)比特周期21的長度是高度可預(yù)測的，觸發(fā)脈沖的固定定時可以被使用。同時輸入信號其他特征可以被用來校準定時，例如鎖相環(huán)路可能用來將時鐘信號同步到通信信號。通過允許觸發(fā)脈沖的頻率適應(yīng)到輸入信號，有可能將傳輸速度調(diào)整到需要被傳輸?shù)臄?shù)據(jù)數(shù)量，以致指令處理器100的功率消耗可以被最小化。
圖6顯示可以用作指令處理器100的一個比特寬度的處理器的實施例。指令處理器100包含邏輯單元42，一比特寄存器40，數(shù)據(jù)存儲器44，程序計數(shù)器48和數(shù)據(jù)字存儲器46。邏輯單元42耦合到輸入端14、一比特寄存器40、數(shù)據(jù)存儲器44、程序計數(shù)器48和數(shù)據(jù)字存儲器46。沒有背離本發(fā)明，超過一位的寄存器40可以被提供。程序計數(shù)器48具有一個耦合到指令存儲器102的地址輸入端的輸出端，指令存儲器102依次具有耦合到邏輯單元42的指令輸出端。數(shù)據(jù)字存儲器46耦合到更進一步的處理器12(不顯示)。數(shù)據(jù)存儲器44可以是任何類型。在一個例子中，循環(huán)移位寄存器可能被用作數(shù)據(jù)存儲器，它通過一個步驟在每次數(shù)據(jù)比特被存儲時或在各個時鐘周期內(nèi)移位被存儲的比特的地址。在該情況下它不是為尋址數(shù)據(jù)存儲器44所必需；反而來自預(yù)定地址的數(shù)據(jù)可以被使用。通過使用適當(dāng)?shù)闹芷?，適當(dāng)?shù)臄?shù)據(jù)可以被訪問，在該周期中所需數(shù)據(jù)位于預(yù)定地址。
操作中，指令處理器100執(zhí)行指令序列，該序列使用來自寄存器40、來自輸入端14和/或數(shù)據(jù)存儲器44的一比特操作數(shù)，并且指令處理器100″與″輸出比特到數(shù)據(jù)字存儲器46(從數(shù)據(jù)字存儲器46數(shù)據(jù)字被提供給更進一步的處理器12)。程序計數(shù)器48的內(nèi)容闡明必須被執(zhí)行的指令，以及在各個指令之后正常地被遞增來尋址下一個指令。指令存儲器102供給被尋址的指令給邏輯單元42。邏輯單元42能夠執(zhí)行的指令包括將來自不同來源的一比特數(shù)據(jù)加載到寄存器40的指令、一比特存儲數(shù)據(jù)的存儲指令、諸如來自不同來源的一比特操作數(shù)的與、或和異或指令和有條件的分支指令，通過分支指令中指定的數(shù)量來改變程序計數(shù)器48內(nèi)容。
在脈沖串22中的操作期間來自于指令存儲器102的指令包括從輸入端14讀出的輸入比特的指令和輸出比特到數(shù)據(jù)字存儲器46的指令。一旦數(shù)據(jù)字的所有輸入比特已經(jīng)到達和已經(jīng)被輸出到數(shù)據(jù)字存儲器46，數(shù)據(jù)字存儲器46將數(shù)據(jù)字提供給更進一步的處理器12(不顯示)。計算過的校驗比特可以被添加到數(shù)據(jù)字。原則上數(shù)據(jù)字的所有比特可能以并行的方式從數(shù)據(jù)字存儲器46提供到更進一步的處理器12，但是串行傳送當(dāng)然也可能用作替換。
一比特寬的操作數(shù)處理器有下列好處，它以相對小的電路為代價提供編程的靈活性。以低處理功率的代價而達成該好處，使得必須執(zhí)行與由多比特操作數(shù)處理器所需的指令數(shù)目比較起來相對多得很多的指令來執(zhí)行具體操作。然而，因為處理遍布脈沖串22，對于各個輸入的比特，僅僅相對小的指令數(shù)量必須在各個脈沖串22的時間內(nèi)被執(zhí)行。因此，有可能用一比特操作數(shù)處理器來可編程地處理輸入的數(shù)據(jù)。
當(dāng)然本發(fā)明不限于使用圖6的可編程一比特操作數(shù)處理器。其他種類的可編程一比特操作數(shù)處理器可以被使用，或甚至使用可編程多比特操作數(shù)處理器，雖然后者可能增加電路的復(fù)雜性。
權(quán)利要求
1.一種數(shù)據(jù)處理設(shè)備，用來接收通信信號，該信號包括一個消息，該消息包括具有唯一比特格式的同步中斷間距，該消息包括由同步中斷間距所標(biāo)識的同步字段間距，指定消息的比特周期的長度的同步字段間距的定時特性，該設(shè)備包括-一個輸入端口，用來接收通信信號；-一個接收電路，用來采樣和處理來自消息的比特；-一個時鐘源電路，用來提供采樣時鐘信號給接收電路，以為所述采樣定義時間點，時鐘源電路被安排來調(diào)整采樣時鐘信號的頻率到同步字段間距的定時特性，時鐘源電路被安排來查找潛在同步中斷間距，該同步中斷間距與一個比特周期值的范圍的唯一比特格式匹配，時鐘源電路為各個潛在同步中斷間距驗證被所述潛在同步中斷間距標(biāo)識的同步字段間距是否指定了具有一個持續(xù)時間的比特周期，使得同步中斷間距與指定的比特周期的唯一格式匹配，這作為優(yōu)先于在被調(diào)整的頻率處提供采樣時鐘信號的條件，該指定的頻率由被潛在同步中斷間距標(biāo)識的同步字段間距所指定。
2.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中指在所述條件滿足之前，采樣時鐘信號的提供在前面的消息的結(jié)尾之后被抑制。
3.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中所述的唯一格式包括超過最大數(shù)目的比特周期的相同比特值的重復(fù)，在此最大數(shù)目的比特周期期間，相同比特值允許在消息剩余部分期間被重復(fù)。
4.根據(jù)權(quán)利要求1的數(shù)據(jù)處理電路，其中時鐘源電路更進一步地被安排來驗證所述同步字段間距中的通信信號電平改變之間的一個或多個內(nèi)部間距是否具有與比特周期對應(yīng)的持續(xù)時間，該比特周期由同步字段間距指定，這作為優(yōu)選于在被調(diào)整的頻率處提供采樣時鐘信號的條件，該被調(diào)整的頻率由同步字段間距指定。
5.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中時鐘源電路與接收電路并行操作，繼續(xù)進行所述的查找，同時所述接收電路從通信信號中采樣比特。
6.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中時鐘源電路包括本地時鐘電路，用來產(chǎn)生本地時鐘信號；計數(shù)裝置，用來計數(shù)所述本地時鐘信號的周期相應(yīng)的第一個數(shù)目，該第一個數(shù)目出現(xiàn)在潛在同步中斷間距中，和本地時鐘信號的周期相應(yīng)的第二個數(shù)目，該第二個數(shù)目指出了由潛在同步中斷間距標(biāo)識的同步字段間距的定時特性；和比較電路，用于每次比較潛在同步中斷間距和被它標(biāo)識的同步字段間距其中相應(yīng)一個的第一和第二數(shù)目的組合，當(dāng)在組合中的第一和第二數(shù)目的比例在預(yù)定的范圍內(nèi)時，該比較電路輸出啟動信號來在被調(diào)整的頻率處提供采樣時鐘信號。
7.一種從通信信號采樣數(shù)據(jù)的方法，它包括一個消息，該消息包括具有唯一比特格式的同步中斷間距，該消息包括由同步中斷間距所標(biāo)識的同步字段間距，指定消息的比特周期的長度的同步字段間距的定時特性，該方法包括提供采樣時鐘信號來定義從消息中采樣比特的時間點，所述提供包括-查找與一比特周期值的范圍的唯一比特格式相匹配的潛在同步中斷間距，-為了各個潛在同步中斷間距驗證由那個潛在同步中斷間距標(biāo)識的同步字段間距是否指定一個具有持續(xù)時間的比特周期，使得同步中斷間距與被指定的比特周期的唯一格式匹配，-如果同步中斷間距與被指定的比特周期的唯一格式匹配，在被調(diào)整到同步字段間距的定時特性的頻率處提供采樣時鐘信號。
全文摘要
數(shù)據(jù)處理設(shè)備接收一個消息，該消息包括具有唯一比特格式的同步中斷間距和被該同步中斷間距標(biāo)識的同步字段間距。同步字段間距的定時特性指定了消息的比特周期的長度。時鐘源電路提供采樣時鐘信號來定義用來從消息中采樣比特的時間點。時鐘源電路調(diào)整采樣時鐘信號的頻率到同步字段間距的定時特性。時鐘源電路查找潛在同步中斷間距，該潛在同步中斷間距與一字段周期值的范圍的唯一比特格式相匹配，并且為了各個潛在同步中斷間距驗證被潛在同步中斷間距標(biāo)識的同步字段間距是否指定具有一個持續(xù)時間的比特周期，使得同步中斷間距與被指定的比特周期的唯一格式匹配，這作為優(yōu)先于在被調(diào)整的頻率處提供采樣時鐘信號的條件，該調(diào)整的頻率由被潛在同步中斷間距標(biāo)識的同步字段間距所指定。優(yōu)選地，直到所述條件滿足時，采樣時鐘信號的提供在前面的消息的結(jié)尾之后被抑制。
文檔編號H04L12/403GK1689266SQ03824246
公開日2005年10月26日 申請日期2003年8月13日 優(yōu)先權(quán)日2002年10月18日
發(fā)明者F·J·克洛斯特斯, P·W·H·休特斯, J·R·貝維魯, H·B·休勒 申請人:皇家飛利浦電子股份有限公司