專(zhuān)利名稱(chēng)：處理輸入比特的數(shù)據(jù)處理設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用輸入端口來(lái)接收通信信號(hào)的數(shù)據(jù)處理設(shè)備。
在數(shù)據(jù)處理設(shè)備中，數(shù)據(jù)串行比特流經(jīng)常被用于在不同的裝置之間通信數(shù)據(jù)。連續(xù)接收的比特形成數(shù)據(jù)消息。在接收期間，對(duì)信息流不同比特的抽樣通常在時(shí)鐘信號(hào)控制之下被執(zhí)行。具有預(yù)定固定頻率的時(shí)鐘信號(hào)常常被用于這個(gè)目的，但是在交替的頻率之間的選擇是已知的。例如PCT專(zhuān)利申請(qǐng)No.WO9960760，公開(kāi)一種時(shí)鐘電路，它將除數(shù)調(diào)整到通信信號(hào)的標(biāo)準(zhǔn)特征，使用該除數(shù)從主時(shí)鐘處獲得取樣時(shí)鐘信號(hào)。
除接收比特和轉(zhuǎn)換到數(shù)據(jù)字之外，各種形式的處理可以應(yīng)用到這些比特。例如，可能需要計(jì)算一個(gè)或多個(gè)校驗(yàn)值?？梢詾榱诉@個(gè)目的而提供專(zhuān)用電路，它執(zhí)行這樣的累積計(jì)算，每當(dāng)新的比特被接收時(shí)更新累積的結(jié)果(例如中間校驗(yàn)計(jì)算結(jié)果)。通常這樣的專(zhuān)用電路以單個(gè)動(dòng)作生產(chǎn)這些結(jié)果，也就是不需要多個(gè)時(shí)鐘周期。
另外地，可編程處理器可以被用于這個(gè)目的，當(dāng)例如根據(jù)裝置的應(yīng)用而考慮處理函數(shù)的變化時(shí)，這是有益的。通常，在該情況下，整個(gè)的數(shù)據(jù)字被處理來(lái)確定校驗(yàn)值。當(dāng)可編程處理器用于這目的時(shí)，常常使用微控制器，微控制器也另外執(zhí)行數(shù)據(jù)字自己的處理，那就是，不僅僅是累積比特的處理。然而，這意味著需要相對(duì)重型的處理器。作為更進(jìn)一步的替換，可以為累積處理和更進(jìn)一步的處理分別使用不同的處理器，但是這個(gè)跟硬布線的解決方法比較還需要相對(duì)復(fù)雜的處理電路。另外，多處理器的使用增加了功率消耗。
尤其地，本發(fā)明的一個(gè)目的是當(dāng)可編程處理電路被使用來(lái)利用從輸入的通信流量接收的比特來(lái)執(zhí)行累積計(jì)算時(shí)，減少處理器復(fù)雜性。
尤其地，本發(fā)明的更進(jìn)一步的目的是當(dāng)可編程處理電路使用來(lái)利用從輸入的通信流量接收的比特來(lái)執(zhí)行累積的計(jì)算時(shí)，減少在裝置中的功率消耗。
根據(jù)本發(fā)明的裝置在權(quán)利要求1中闡述了。根據(jù)本發(fā)明處理電路被用來(lái)在輸入比特被接收期間，在可編程指令處理的小脈沖串中，執(zhí)行支持接收和/或輸出輸入比特的處理。在該脈沖串之間，處理電路的操作被掛起。實(shí)際上，支持接收的操作在理論上不影響接收的消息從輸入端到輸出端的傳遞，但是涉及到輔助處理，例如計(jì)算校驗(yàn)比特，誤差檢測(cè)，誤差信號(hào)或誤差改正。通過(guò)使用本發(fā)明，這些輔助處理的計(jì)算遍布在時(shí)間間隔上，在這些時(shí)間間隔期間對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特被接收，這使得有可能在數(shù)據(jù)字的所有比特被接收以后，相對(duì)快速地產(chǎn)生計(jì)算結(jié)果，這個(gè)過(guò)程使用比起在所有比特被接收后實(shí)現(xiàn)相同的結(jié)果所需的電路更簡(jiǎn)單的處理電路。在用于處理比特中的一個(gè)的所有指令被執(zhí)行以后，也就是，在下一個(gè)指令序列開(kāi)始之前通過(guò)掛起處理，降低了功率消耗。優(yōu)選地，通過(guò)執(zhí)行多個(gè)指令序列計(jì)算累積信息。各個(gè)序列為比特的相應(yīng)一個(gè)將份額添加到累積信息。在比特的接收時(shí)各個(gè)序列的執(zhí)行被觸發(fā)，和在序列的處理被處理完成后掛起處理。
在一個(gè)實(shí)施例中，處理電路是異步的，其使用握手來(lái)順序執(zhí)行來(lái)自各個(gè)序列的連續(xù)指令，來(lái)自各個(gè)序列的第一個(gè)指令的執(zhí)行是通過(guò)定時(shí)信號(hào)被觸發(fā)，該定時(shí)信號(hào)指示下一個(gè)輸入比特的接收。這有可能通過(guò)處理電路最小化功率消耗。
在更進(jìn)一步的實(shí)施例中，可調(diào)整定時(shí)電路用來(lái)觸發(fā)各個(gè)序列的執(zhí)行。定時(shí)電路測(cè)量輸入信號(hào)的某些特征并且調(diào)整頻率，使用該頻率指令序列的執(zhí)行被啟動(dòng)。應(yīng)該注意到這個(gè)頻率不需要與指令周期持續(xù)時(shí)間聯(lián)結(jié)，其中序列的各個(gè)指令被執(zhí)行。通過(guò)調(diào)整頻率，有可能使用最小的頻率，這個(gè)對(duì)于裝置的操作是必須的，這也最小化了功率消耗。優(yōu)選地，使用一些同步間隔為了整個(gè)數(shù)據(jù)字設(shè)置一次該頻率。因此，簡(jiǎn)單的調(diào)整可以被實(shí)施，它不依賴(lài)數(shù)據(jù)字中的比特的值。更優(yōu)選地，輸入信號(hào)的有效部分被用于序列執(zhí)行的條件觸發(fā)。這更進(jìn)一步地降低了功率消耗，因?yàn)楫?dāng)沒(méi)有接收有效數(shù)據(jù)時(shí)，不執(zhí)行處理。
本發(fā)明這些及其他目的和有益方面使用下列圖形來(lái)描述。


圖1顯示數(shù)據(jù)處理設(shè)備。
圖2顯示指令執(zhí)行的脈沖串。
圖3顯示定時(shí)電路。
圖4顯示輸入信號(hào)的同步部分。
圖5顯示更進(jìn)一步的定時(shí)電路。
圖6顯示處理器電路。
圖1顯示具有輸入處理器10和更進(jìn)一步的處理器12的數(shù)據(jù)處理設(shè)備。輸入處理器10包含指令處理器100、指令存儲(chǔ)器102、時(shí)鐘電路104、定時(shí)電路106和握手電路108。數(shù)據(jù)處理裝置的通信輸入端14耦合到指令處理器100和定時(shí)電路106。時(shí)鐘電路104耦合到定時(shí)電路106，它又經(jīng)由握手電路108耦合到指令處理器100。指令處理器100耦合到指令存儲(chǔ)器102，握手電路108和更進(jìn)一步的處理器12。
圖2顯示具有脈沖28的觸發(fā)信號(hào)26、指令周期的脈沖串22和比特周期21和作為時(shí)間的函數(shù)的數(shù)據(jù)字周期20。雖然圖2僅僅顯示在單個(gè)數(shù)據(jù)字中的比特的一組比特周期21，可以理解到消息可以包含一連串這樣的組，各個(gè)組用于連續(xù)的數(shù)據(jù)字，各個(gè)組具有他們自己的數(shù)據(jù)字周期20。
操作中，表示在不同比特周期21中時(shí)間上連續(xù)的比特的信號(hào)被提供給輸入端14。每當(dāng)比特在輸入端14生效的時(shí)刻定時(shí)電路106產(chǎn)生觸發(fā)脈沖28。僅對(duì)于在已知相應(yīng)比特穩(wěn)定在輸入端14上的期間的某處產(chǎn)生每個(gè)觸發(fā)脈沖28，觸發(fā)脈沖的定時(shí)是臨界的。此外，脈沖彼此之間將具有充分的距離，使得在下一觸發(fā)脈沖28以前完成各個(gè)脈沖串22。接收鎖存器可以被提供來(lái)鎖存輸入比特；在該情況下，觸發(fā)脈沖甚至可以在比特是穩(wěn)定的周期以外被產(chǎn)生。
響應(yīng)觸發(fā)脈沖28，指令處理器100從指令存儲(chǔ)器102獲取指令系列并在指令周期的各自的脈沖串22中執(zhí)行各個(gè)指令系列。在許多這樣的脈沖串22以后，數(shù)據(jù)字的所有比特已到達(dá)輸入端14并且已經(jīng)被指令處理器100處理。在最后一個(gè)所述脈沖串22中，指令處理器100在數(shù)據(jù)字周期20期間輸出數(shù)據(jù)字給更進(jìn)一步的處理器12。通過(guò)輸出所有并行接收的多個(gè)比特或串行接收的單個(gè)比特來(lái)實(shí)現(xiàn)，其中任何時(shí)鐘信號(hào)可能用來(lái)時(shí)鐘同步比特中的連續(xù)比特。
根據(jù)本文的必要條件，各種型式的處理可以在脈沖串22期間執(zhí)行。在一個(gè)例子中，多個(gè)校驗(yàn)比特可能在各個(gè)脈沖串22中通過(guò)連續(xù)地執(zhí)行各自的指令來(lái)更新各個(gè)脈沖串22中的不同的校驗(yàn)值而被更新，這取決于接收的比特的值和用于不同校驗(yàn)比特的公式(公式用來(lái)判定，如果有的話，在數(shù)據(jù)字中某一位置處的比特如何形成相應(yīng)的校驗(yàn)比特；如果用于具體校驗(yàn)比特的公式指示具體接收的比特對(duì)具體校驗(yàn)比特的貢獻(xiàn)，通常上述相應(yīng)的校驗(yàn)比特值和被接收的比特的異或函數(shù)被計(jì)算)。典型的指令系列是f＝inp RXD將輸入比特讀入寄存器fm1＝f 將輸入比特存儲(chǔ)到位置m1m2＝f+m2 更新在位置m2處的第一校驗(yàn)比特m3＝f+m3 更新在位置m3處的第二校驗(yàn)比特wait 掛起操作直到下一比特(根據(jù)數(shù)據(jù)字內(nèi)的比特序列號(hào)，不同的校驗(yàn)比特可以被更新或在位置m2，m3處的校驗(yàn)比特不被更新)。當(dāng)脈沖串22的所有指令被處理時(shí)，指令處理被掛起直到下一脈沖串22被觸發(fā)。最好優(yōu)先地在掛起期間指令處理器100沒(méi)有或?qū)嵸|(zhì)上沒(méi)有內(nèi)部信號(hào)轉(zhuǎn)換發(fā)生，以便最小化功率消耗。當(dāng)所有的輸入比特已經(jīng)處理時(shí)，校驗(yàn)位可以是輸出到更進(jìn)一步的處理器12，或者它們可以被指令處理器100使用，以更正信號(hào)誤差。
握手被用來(lái)控制指令處理器100的操作。最初定時(shí)電路106產(chǎn)生請(qǐng)求信號(hào)(通常通過(guò)提升觸發(fā)信號(hào)26)。響應(yīng)請(qǐng)求信號(hào)要求，指令處理器100開(kāi)始處理在脈沖串22中的指令序列的第一個(gè)。指令處理器100發(fā)送確認(rèn)信號(hào)到定時(shí)電路106，它響應(yīng)確認(rèn)信號(hào)而撤銷(xiāo)請(qǐng)求信號(hào)(通常通過(guò)降低觸發(fā)信號(hào)26)。一旦指令處理器100已經(jīng)指示它即將接收下一請(qǐng)求信號(hào)，定時(shí)電路106可以產(chǎn)生新的請(qǐng)求信號(hào)，但是當(dāng)新的輸入比特可用時(shí)它通常延遲些后來(lái)這樣做。在來(lái)自定時(shí)電路106的觸發(fā)信號(hào)之后，指令處理器100為它自己產(chǎn)生一系列請(qǐng)求信號(hào)，以觸發(fā)在脈沖串22中的序列的后繼指令的執(zhí)行。重復(fù)這個(gè)，直到指令系列結(jié)束(由在編程例子中的″wait″指令來(lái)指示)，因此沒(méi)有更進(jìn)一步的請(qǐng)求信號(hào)由指令處理器100產(chǎn)生。
在指令處理器100內(nèi)，原則上可以傳遞握手，以致任何涉及指令執(zhí)行的子電路由握手激活并且用握手依次激活更進(jìn)一步涉及的子電路。因此，因?yàn)槌菆?zhí)行特別指令所必須，沒(méi)有子電路需要產(chǎn)生信號(hào)轉(zhuǎn)換，因此功率消耗被減少。當(dāng)然，本發(fā)明不限于握手來(lái)保護(hù)操作掛起。例如，時(shí)鐘同步的指令處理器可以和時(shí)鐘脈沖門(mén)以某種形式的聯(lián)合使用，時(shí)鐘脈沖門(mén)保證沒(méi)有時(shí)鐘信號(hào)被用于脈沖串22外面的指令處理器100。這也減少功率消耗，它小于使用握手的情況。
雖然本發(fā)明已經(jīng)按照由指令處理器100接收的比特被描述，可以理解，在沒(méi)有背離本發(fā)明的情況下，指令處理器100也可以被安排來(lái)經(jīng)由通信輸入端14在任何或所有比特周期21內(nèi)發(fā)送回?cái)?shù)據(jù)。例如，一旦它從比特周期21前面的信息中識(shí)別出需要這樣做，指令處理器100可以在比特周期21返回一個(gè)確認(rèn)，或者它可以在多個(gè)比特周期21發(fā)送數(shù)據(jù)。
圖3顯示定時(shí)電路106的實(shí)施例的一個(gè)例子。這實(shí)施例包含計(jì)數(shù)器/控制器30，頻分器32，同步字段開(kāi)始檢測(cè)器34和同步字段停止檢測(cè)器36。同步字段開(kāi)始檢測(cè)器34和同步字段停止檢測(cè)器36耦合到輸入端14和具有耦合到計(jì)數(shù)器/控制器30的輸出端。計(jì)數(shù)器/控制器30具有一個(gè)耦合到時(shí)鐘電路104的輸入端和一個(gè)耦合到頻分器32的輸出端。頻分器32具有耦合到時(shí)鐘電路104和計(jì)數(shù)器/控制器30的輸入端和耦合到握手電路108的輸出端。
圖4顯示來(lái)自輸入端14的輸入信號(hào)的同步部分的例子。該同步部分相當(dāng)于本來(lái)公知的LIN協(xié)議的同步部分。該同步部分在圖2的比特周期21之前。同步部分包含同步中斷間距50和同步字段間距52。在同步中斷間距50中，輸入信號(hào)為第一時(shí)間間距設(shè)定低電平53，之后信號(hào)升到高電平。選擇同步中斷間距50的長(zhǎng)度比低電平的長(zhǎng)度長(zhǎng)，這起因于任何消息中其他位置的比特組合(長(zhǎng)于一個(gè)全零字節(jié))。在同步字段間距52中，輸入信號(hào)包含四個(gè)脈沖54，其中輸入信號(hào)首先設(shè)定一個(gè)低電平然后是高電平。同步字段52后面有一個(gè)緊跟的消息間距，其中出現(xiàn)比特周期21(未顯示)。比特周期的持續(xù)時(shí)間對(duì)于同步字段間距52的持續(xù)時(shí)間具有預(yù)定比例。
在操作中，輸入信號(hào)由發(fā)射機(jī)(不顯示)產(chǎn)生和由定時(shí)電路106處理。同步字段開(kāi)始檢測(cè)器34檢查來(lái)自輸入端14的輸入信號(hào)中的同步字段間距52的開(kāi)始。同步字段開(kāi)始檢測(cè)器34發(fā)送信號(hào)給計(jì)數(shù)器/控制器30來(lái)重新設(shè)置計(jì)數(shù)和從時(shí)鐘電路104啟動(dòng)計(jì)數(shù)時(shí)鐘脈沖來(lái)響應(yīng)檢測(cè)。同步字段停止檢測(cè)器36檢測(cè)同步字段間距52的結(jié)尾和發(fā)送信號(hào)給計(jì)數(shù)器/控制器30來(lái)停止計(jì)數(shù)。因此計(jì)數(shù)器/控制器30將根據(jù)時(shí)鐘脈沖的被計(jì)數(shù)的數(shù)目所決定的除數(shù)值應(yīng)用到頻分器32，用除數(shù)值來(lái)除以時(shí)鐘頻率。頻分器32在頻分處的時(shí)鐘脈沖應(yīng)用到握手電路108，以啟動(dòng)脈沖串22。
在頻分器32，計(jì)數(shù)電路(不顯示)可以被使用，每當(dāng)它計(jì)算來(lái)自時(shí)鐘電路104的一組數(shù)目的時(shí)鐘脈沖時(shí)，它產(chǎn)生脈沖。在該情況下，該組數(shù)目相當(dāng)于由計(jì)數(shù)器/控制器30計(jì)數(shù)的被預(yù)定因子所除以的數(shù)目，該因子表示同步字段的比特周期的數(shù)目。但是本發(fā)明不限于這類(lèi)頻分器32。
當(dāng)同步字段包含超過(guò)一個(gè)比特周期時(shí)，有可能使用小于一個(gè)正或負(fù)時(shí)鐘脈沖的相對(duì)誤差來(lái)確定時(shí)鐘電路106的時(shí)鐘脈沖的數(shù)目。例如當(dāng)八比特周期存在于同步字段時(shí)，比特周期的長(zhǎng)度可以被確定在時(shí)鐘周期的1/8內(nèi)。當(dāng)頻分器30運(yùn)用簡(jiǎn)易的計(jì)數(shù)器時(shí)，丟棄了分?jǐn)?shù)的準(zhǔn)確度。在更進(jìn)一步的實(shí)施例中，通過(guò)使用允許每個(gè)比特周期的時(shí)鐘電路106的時(shí)鐘周期數(shù)目改變的數(shù)字振蕩器利用了分?jǐn)?shù)的準(zhǔn)確度，以致平均起來(lái)比特周期的持續(xù)時(shí)間更加接近地相當(dāng)于達(dá)到用分?jǐn)?shù)的準(zhǔn)確度的測(cè)量比特周期。
這樣的數(shù)字振蕩器可以例如作為加法電路被實(shí)施，它用來(lái)在各個(gè)時(shí)鐘電路104的時(shí)鐘周期將增量添加到計(jì)數(shù)值和每當(dāng)計(jì)數(shù)值超過(guò)閾值時(shí)產(chǎn)生指示比特周期的脈沖，同時(shí)將計(jì)數(shù)降低該閾值。在該情況下，閥值和/或增量可以被設(shè)置為對(duì)應(yīng)于來(lái)自計(jì)數(shù)器控制器30的計(jì)數(shù)，以致時(shí)鐘電路104每一比特的時(shí)鐘周期平均數(shù)等于根據(jù)同步字段由計(jì)數(shù)控制器30決定的比特周期的在分?jǐn)?shù)上精確持續(xù)時(shí)間。因此，每一比特周期的時(shí)鐘脈沖的數(shù)目可以改變，以致平均起來(lái)比特周期的長(zhǎng)度等于所需的上分?jǐn)?shù)上精確比特周期。
優(yōu)先地，時(shí)鐘電路106被設(shè)計(jì)使得來(lái)自時(shí)鐘電路106的時(shí)鐘脈沖的頻率足夠地高，以致在觸發(fā)信號(hào)脈沖28的頻率處的誤差非常得小以至在從輸入信號(hào)對(duì)比特采樣期間沒(méi)有誤差出現(xiàn)。通常，誤差由于在來(lái)自時(shí)鐘電路106的時(shí)鐘信號(hào)中的不可預(yù)知的相對(duì)定時(shí)轉(zhuǎn)換和在輸入信號(hào)中的轉(zhuǎn)換而包括定時(shí)誤差。這些誤差的極限累積效應(yīng)是預(yù)定時(shí)間數(shù)目(例如10)來(lái)自時(shí)鐘電路106的時(shí)鐘信號(hào)的時(shí)鐘周期的持續(xù)時(shí)間的誤差。給出要求的準(zhǔn)確度(例如在用20千比特每秒傳送的9比特?cái)?shù)據(jù)字的終端上的不超過(guò)1.5％的誤差)，時(shí)鐘電路104最低容許的頻率可以被導(dǎo)出(在該情況下例如1.4兆赫)。
因此，定時(shí)電路104將觸發(fā)脈沖28的頻率調(diào)整到在輸入端14的輸入信號(hào)的標(biāo)準(zhǔn)的特征，來(lái)使得指令處理器使用指令執(zhí)行的短脈沖串22來(lái)處理輸入的比特。
另外，輸入信號(hào)的其他特征可能用來(lái)檢測(cè)數(shù)據(jù)字是否被應(yīng)用，也就是，來(lái)確定觸發(fā)脈沖是否應(yīng)該被產(chǎn)生。為這目的，可使用對(duì)同步中斷間距50的檢測(cè)，和/或?qū)υ谕阶侄伍g距52中具有的適當(dāng)持續(xù)時(shí)間的脈沖54的正確數(shù)目的檢測(cè)。在同步中斷間距50中的低信號(hào)電平53持續(xù)了某一最短持續(xù)時(shí)間。該最短持續(xù)時(shí)間對(duì)于同步字段間距52的持續(xù)時(shí)間具有預(yù)定比例。以及為了設(shè)置除數(shù)，定時(shí)電路106因此可以被安排來(lái)產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如同由同步間距控制那樣，只是在對(duì)應(yīng)同步中斷被檢查到以后。
定時(shí)電路106能夠執(zhí)行對(duì)同步中斷的監(jiān)視，這與輸入處理器10對(duì)消息的正常處理并行進(jìn)行。因此，對(duì)同步中斷連續(xù)監(jiān)督是可能的。異步中斷將被錯(cuò)過(guò)，因?yàn)檩斎胩幚砥?0忙著處理消息。
圖5顯示用來(lái)檢查一個(gè)或多個(gè)的間距和脈沖54的持續(xù)時(shí)間的定時(shí)電路的實(shí)施例。除圖3的部分之外，圖5的實(shí)施例包含同步中斷計(jì)數(shù)器60，同步中斷結(jié)束檢測(cè)器64和比例比較電路62。同步中斷計(jì)數(shù)器60具有耦合到時(shí)鐘電路104的時(shí)鐘輸入端，耦合到開(kāi)始檢測(cè)器34的開(kāi)始輸入端和耦合到同步中斷結(jié)束檢測(cè)器64的輸出端的停止輸入端。計(jì)數(shù)器/控制器30和同步中斷計(jì)數(shù)器60的輸出端耦合到比例比較電路62，它具有耦合到頻分器32的控制輸出端。
當(dāng)預(yù)先沒(méi)有充分精確地知道時(shí)鐘速率時(shí)，實(shí)施例闡明的問(wèn)題是同步中斷間距50的最短持續(xù)時(shí)間不能被檢查。當(dāng)比特率中僅僅小的變化被允許時(shí)，有可能為長(zhǎng)于低電平的持續(xù)時(shí)間的同步中斷間距50設(shè)置閾值持續(xù)時(shí)間，作為甚至在最低可能時(shí)鐘速率處的任何普通數(shù)據(jù)模式的結(jié)果，但是所述閾值持續(xù)時(shí)間短于為了最高可能的時(shí)鐘速率的同步中斷的最短持續(xù)時(shí)間。然而，當(dāng)在時(shí)鐘速率中出現(xiàn)太多的變化時(shí)，這樣的閾值期間不能被發(fā)現(xiàn)。
圖5的實(shí)施例中，定時(shí)電路106協(xié)同時(shí)鐘速率測(cè)量來(lái)檢測(cè)后驗(yàn)的同步中斷50的存在。同步中斷計(jì)數(shù)器60在信號(hào)呈現(xiàn)低電平53的時(shí)間間距內(nèi)計(jì)數(shù)來(lái)自時(shí)鐘電路104的時(shí)鐘脈沖的數(shù)目，指示這樣的間距可能是同步中斷間距50。在同步字段間距52期間計(jì)數(shù)器/控制器30計(jì)數(shù)時(shí)鐘脈沖數(shù)目。來(lái)自同步中斷計(jì)數(shù)器60和計(jì)數(shù)器/控制器30的計(jì)數(shù)被用于比例比較電路62，它測(cè)試在從同步中斷計(jì)數(shù)器60和計(jì)數(shù)器/控制器30連續(xù)地判定的計(jì)數(shù)之間的比例是否在預(yù)定范圍的區(qū)域之內(nèi)，所述范圍相當(dāng)于考慮抽樣誤差和時(shí)鐘速率波動(dòng)下的同步中斷間距50規(guī)定的最低持續(xù)時(shí)間。僅當(dāng)比例比較電路62檢測(cè)這樣的聯(lián)合，它才發(fā)送信號(hào)給頻分器32來(lái)接收由計(jì)數(shù)器/控制器30確定的除數(shù)。
比例比較電路62可以例如通過(guò)用適當(dāng)?shù)某藬?shù)乘上來(lái)自聯(lián)合的兩個(gè)計(jì)數(shù)來(lái)實(shí)施比較，然后比較乘積。優(yōu)先地，比例比較電路62利用管道，那就是說(shuō)，它具有存儲(chǔ)元件，用于存儲(chǔ)多個(gè)測(cè)量國(guó)從同步中斷計(jì)數(shù)器60連續(xù)地被確定的計(jì)數(shù)，并將舊的計(jì)數(shù)(相當(dāng)于低的信號(hào)間隔，它放在同步字段52的結(jié)尾之前，中間有如圖4描述的預(yù)定數(shù)目的低信號(hào)間隔)與來(lái)自計(jì)數(shù)器/控制器30的計(jì)數(shù)相比。因此，如果檢測(cè)失敗，那么同步中斷可以使用來(lái)自同步中斷計(jì)數(shù)器60的更近的計(jì)數(shù)被檢測(cè)。然而，這樣的管道存儲(chǔ)是不需要的，例如，當(dāng)非常短的間距(例如在脈沖54之間的間距)作為根據(jù)最短持續(xù)時(shí)間閾值推理的同步中斷間距50而可以被除去時(shí)，對(duì)這些間距的計(jì)數(shù)就不必存儲(chǔ)。
同樣為了設(shè)置除數(shù)，在這個(gè)實(shí)施例中的定時(shí)電路106可以被安排來(lái)僅在對(duì)應(yīng)的同步中斷被檢查到以后產(chǎn)生連續(xù)的觸發(fā)脈沖28，就如由同步間距控制。
雖然分離的同步中斷計(jì)數(shù)器60和計(jì)數(shù)器/控制器30已經(jīng)被顯示，可以理解相同的計(jì)數(shù)器可以被用于兩種形式的計(jì)算，只要存儲(chǔ)器被提供用來(lái)存儲(chǔ)所涉及的不同的時(shí)間間隔的時(shí)鐘脈沖的計(jì)數(shù)和用來(lái)將這些計(jì)數(shù)聯(lián)合來(lái)檢測(cè)在同步中斷間距50和同步字段間距52之間的比例。
同時(shí)，定時(shí)電路106可以被構(gòu)造來(lái)指導(dǎo)對(duì)輸入信號(hào)更進(jìn)一步的檢查，并且在這樣的檢查為正的結(jié)果的條件下，生成觸發(fā)脈沖28。因此，例如由于具有在同步字段間距52中的適當(dāng)相對(duì)定時(shí)的脈沖54，定時(shí)電路106可以檢查充分的信號(hào)電平變化的存在。如果這樣電平變化是不存在的，同步中斷的檢測(cè)被禁止，除數(shù)沒(méi)有被更新并且沒(méi)有消息被接收。
當(dāng)然，存在許多定時(shí)電路106的替換實(shí)施例。例如，當(dāng)比特周期21的長(zhǎng)度是高度可預(yù)測(cè)的，觸發(fā)脈沖的固定定時(shí)可以被使用。同時(shí)輸入信號(hào)其他特征可以被用來(lái)校準(zhǔn)定時(shí)，例如鎖相環(huán)路可能用來(lái)將時(shí)鐘信號(hào)同步到通信信號(hào)。通過(guò)允許觸發(fā)脈沖的頻率適應(yīng)到輸入信號(hào)，有可能將傳輸速度適應(yīng)到需要被傳輸?shù)臄?shù)據(jù)數(shù)量，以致指令處理器100的功率消耗可以被最小化。
圖6顯示可以用作指令處理器100的一個(gè)比特寬度的處理器的實(shí)施例。指令處理器100包含邏輯單元42，一比特寄存器40，數(shù)據(jù)存儲(chǔ)器44，程序計(jì)數(shù)器48和數(shù)據(jù)字存儲(chǔ)器46。邏輯單元42耦合到輸入端14、一比特寄存器40、數(shù)據(jù)存儲(chǔ)器44、程序計(jì)數(shù)器48和數(shù)據(jù)字存儲(chǔ)器46。沒(méi)有背離本發(fā)明，超過(guò)一位的寄存器40可以被提供。程序計(jì)數(shù)器48具有一個(gè)耦合到指令存儲(chǔ)器102的地址輸入端的輸出端，指令存儲(chǔ)器102依次具有耦合到邏輯單元42的指令輸出端。數(shù)據(jù)字存儲(chǔ)器46耦合到更進(jìn)一步的處理器12(不顯示)。數(shù)據(jù)存儲(chǔ)器44可以是任何類(lèi)型。在一個(gè)例子中，循環(huán)移位寄存器可能被用作數(shù)據(jù)存儲(chǔ)器，它通過(guò)一個(gè)步驟在每次數(shù)據(jù)比特被存儲(chǔ)時(shí)或在各個(gè)時(shí)鐘周期內(nèi)移位被存儲(chǔ)的比特的地址。在該情況下它不是為尋址數(shù)據(jù)存儲(chǔ)器44所必需；反而來(lái)自預(yù)定地址的數(shù)據(jù)可以被使用。通過(guò)使用適當(dāng)?shù)闹芷冢m當(dāng)?shù)臄?shù)據(jù)可以被訪問(wèn)，在該周期中所需數(shù)據(jù)位于預(yù)定地址。
操作中，指令處理器100執(zhí)行指令序列，該序列使用來(lái)自寄存器40、來(lái)自輸入端14和/或數(shù)據(jù)存儲(chǔ)器44的一比特操作數(shù)，并且指令處理器100輸出比特到數(shù)據(jù)字存儲(chǔ)器46(從數(shù)據(jù)字存儲(chǔ)器46數(shù)據(jù)字被提供給更進(jìn)一步的處理器12)。程序計(jì)數(shù)器48的內(nèi)容闡明必須被執(zhí)行的指令，以及在各個(gè)指令之后正常地被遞增來(lái)尋址下一個(gè)指令。指令存儲(chǔ)器102供給被尋址的指令給邏輯單元42。邏輯單元42能夠執(zhí)行的指令包括將來(lái)自不同來(lái)源的一比特?cái)?shù)據(jù)加載到寄存器40的指令、一比特存儲(chǔ)數(shù)據(jù)的存儲(chǔ)指令、諸如來(lái)自不同來(lái)源的一比特操作數(shù)的與，或和異或指令和有條件的分支指令，通過(guò)分支指令中指定的數(shù)量來(lái)改變程序計(jì)數(shù)器48內(nèi)容。
在脈沖串22中的操作期間來(lái)自于指令存儲(chǔ)器102的指令包括從輸入端14讀出的輸入比特的指令和輸出比特到數(shù)據(jù)字存儲(chǔ)器46的指令。一旦數(shù)據(jù)字的所有輸入比特已經(jīng)到達(dá)和已經(jīng)被輸出到數(shù)據(jù)字存儲(chǔ)器46，數(shù)據(jù)字存儲(chǔ)器46將數(shù)據(jù)字提供給更進(jìn)一步的處理器12(不顯示)。計(jì)算過(guò)的校驗(yàn)比特可以被添加到數(shù)據(jù)字。原則上，數(shù)據(jù)字的所有比特可能以并行的方式從數(shù)據(jù)字存儲(chǔ)器46提供到更進(jìn)一步的處理器12，但是串行傳送當(dāng)然也可能用作替換。
一比特寬的操作數(shù)處理器有下列好處，它以相對(duì)小的電路為代價(jià)提供編程的靈活性。以低處理功率的代價(jià)而達(dá)成該好處，使得必須執(zhí)行與由多比特操作數(shù)處理器所需的指令數(shù)目比較起來(lái)相對(duì)多得很多的指令來(lái)執(zhí)行具體操作。然而，因?yàn)樘幚肀椴济}沖串22，對(duì)于各個(gè)輸入的比特，僅僅相對(duì)小的指令數(shù)量必須在各個(gè)脈沖串22的時(shí)間內(nèi)被執(zhí)行。因此，有可能用一比特操作數(shù)處理器來(lái)可編程地處理輸入的數(shù)據(jù)。
當(dāng)然本發(fā)明不限于使用圖6的可編程一比特操作數(shù)處理器。其他種類(lèi)的可編程一比特操作數(shù)處理器可以被使用，或甚至使用可編程多比特操作數(shù)處理器，雖然后者可能增加電路的復(fù)雜性。
權(quán)利要求
1.一中數(shù)據(jù)處理設(shè)備，該設(shè)備包括一個(gè)輸入端口，用于接收包含時(shí)間上連續(xù)的比特的通信信號(hào)；一個(gè)輸出端口，用于輸出由相應(yīng)比特形成的數(shù)據(jù)字；一個(gè)耦合到該輸入端口的可編程處理器電路，每當(dāng)接收一個(gè)相應(yīng)比特時(shí)，處理器執(zhí)行多個(gè)編程的支持所述的接收和/或輸出指令序列，每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個(gè)之后，處理器電路掛起操作；一個(gè)耦合到該處理器電路的同步電路，每當(dāng)在接收一個(gè)相應(yīng)比特的時(shí)候，并且除了序列的最后的一個(gè)外，在接收一個(gè)或多個(gè)后面的對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特之前，觸發(fā)序列中相應(yīng)一個(gè)的執(zhí)行。
2.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中可編程處理器被編程來(lái)計(jì)算累積信息，相當(dāng)于用于形成數(shù)據(jù)字的比特組合的函數(shù)，在接收被執(zhí)行的序列時(shí)，各個(gè)指令序列被編程來(lái)將貢獻(xiàn)添加到一個(gè)對(duì)應(yīng)比特的累積信息中。
3.根據(jù)權(quán)利要求2的數(shù)據(jù)處理設(shè)備，其中所述的累積信息包括一個(gè)或多個(gè)校驗(yàn)比特。
4.根據(jù)權(quán)利要求1的數(shù)據(jù)處理電路，其中處理器電路被構(gòu)造來(lái)使用握手信號(hào)進(jìn)行順序指令執(zhí)行，每個(gè)指令的執(zhí)行是通過(guò)相應(yīng)的請(qǐng)求信號(hào)觸發(fā)的，序列中的各個(gè)指令的執(zhí)行，除各個(gè)序列中最后的指令外，為了序列中的指令的下一個(gè)而產(chǎn)生請(qǐng)求信號(hào)，同步電路被耦合來(lái)為了序列中的指令的開(kāi)始的一個(gè)而應(yīng)用請(qǐng)求信號(hào)。
5.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中同步電路包含可調(diào)整的定時(shí)電路，被安排來(lái)在通信信號(hào)的轉(zhuǎn)換定時(shí)的控制之下調(diào)整觸發(fā)指令序列執(zhí)行的頻率。
6.根據(jù)權(quán)利要求5的數(shù)據(jù)處理設(shè)備，其中可調(diào)整的定時(shí)電路被安排來(lái)測(cè)量放在對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特之前的通信信號(hào)中的同步間距的持續(xù)時(shí)間，并且設(shè)置頻率，該頻率根據(jù)被測(cè)量的持續(xù)時(shí)間將被用來(lái)觸發(fā)指令序列的執(zhí)行。
7.根據(jù)權(quán)利要求6的數(shù)據(jù)處理設(shè)備，其中定時(shí)電路被安排來(lái)檢測(cè)在對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特之前的通信信號(hào)中的生效部分的存在或不存在，定時(shí)電路僅在檢測(cè)到生效部分存在時(shí)產(chǎn)生觸發(fā)信號(hào)。
8.根據(jù)權(quán)利要求1的數(shù)據(jù)處理設(shè)備，其中處理器電路被設(shè)計(jì)來(lái)僅僅執(zhí)行具有一比特操作數(shù)的指令。
9.一種處理數(shù)據(jù)的方法，該方法包括接收包含在時(shí)間上連續(xù)的比特的通信信號(hào)；輸出從多個(gè)連續(xù)比特導(dǎo)出的數(shù)據(jù)字；每當(dāng)接收一個(gè)相應(yīng)比特時(shí)，執(zhí)行多個(gè)編程的支持接收和/或輸出的指令序列，每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個(gè)之后，掛起指令的執(zhí)行；每當(dāng)接收一個(gè)相應(yīng)比特的時(shí)，和除序列的最后的一個(gè)外，在接收一個(gè)或多個(gè)后面的對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特之前，觸發(fā)序列中相應(yīng)一個(gè)的執(zhí)行。
全文摘要
數(shù)據(jù)處理設(shè)備接收包含時(shí)間上連續(xù)的比特的通信信號(hào)。每當(dāng)接收一個(gè)相應(yīng)比特時(shí)，可編程處理器電路執(zhí)行多個(gè)可編程指令序列，用于類(lèi)似校驗(yàn)檢查這樣的操作。每當(dāng)在執(zhí)行指令序列中的相應(yīng)一個(gè)之后，處理器電路掛起操作。每當(dāng)在接收一個(gè)相應(yīng)比特的時(shí)候，和除序列的最后的一個(gè)外，在接收一個(gè)或多個(gè)后面的對(duì)數(shù)據(jù)字有貢獻(xiàn)的比特之前，同步電路觸發(fā)序列中相應(yīng)一個(gè)的執(zhí)行。
文檔編號(hào)H04L7/06GK1688985SQ03824247
公開(kāi)日2005年10月26日 申請(qǐng)日期2003年9月19日 優(yōu)先權(quán)日2002年10月18日
發(fā)明者F·J·克洛斯特斯, P·W·H·休特斯, J·R·貝維魯, H·B·休勒 申請(qǐng)人:皇家飛利浦電子股份有限公司