專利名稱：移相二進(jìn)制傳輸編碼器、相位調(diào)制器以及光網(wǎng)絡(luò)元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及頻率高于10GHz的相位調(diào)制器。確切地說，本發(fā)明涉及包括異或門和觸發(fā)器的移相二進(jìn)制傳輸編碼器。
背景技術(shù)：
光網(wǎng)絡(luò)面臨不斷增長的帶寬需求和不斷減小的光纖可用性?；趥鬏斁W(wǎng)中出現(xiàn)的光層，光網(wǎng)絡(luò)能夠提供更多的容量，并降低成本。
與使用任何新技術(shù)一樣，許多問題也隨光網(wǎng)絡(luò)的使用而出現(xiàn)。更高的頻譜密度要求已調(diào)制信號頻譜變窄，以便為濾波留下空間。因此，對將好的傳輸特性和更高頻譜效率相結(jié)合的新的調(diào)制格式進(jìn)行了研究。所謂的移相二進(jìn)制傳輸(PSBT)基于振幅調(diào)制和相位調(diào)制的結(jié)合，對色散的容限加倍，并且使得單個信道的頻譜寬度減半。
PBST的實(shí)現(xiàn)要求有快的相位調(diào)制器。作為相位調(diào)制器的輸入，移相二進(jìn)制傳輸(PSBT)模式下編碼的信號是必要的。
為了實(shí)現(xiàn)這種調(diào)制，需要對二進(jìn)制信號進(jìn)行編碼的快速電路。相位調(diào)制或相移鍵控是頻率和振幅都保持恒定的調(diào)制方式。但是，信號的相位發(fā)生了變化，用來表示邏輯0和1。
本發(fā)明所實(shí)現(xiàn)的編碼原理在圖1中示出。所示出的時序圖說明了這種編碼方法。二進(jìn)制數(shù)據(jù)流In-Th必須編碼成二進(jìn)制輸出數(shù)據(jù)流Out-Th。只要輸入流為邏輯1時，輸出流就必須改變其邏輯值。該圖示出了對比特序列0100110的編碼。豎直的虛線表示了輸入比特的時長?！?”將輸出值從1變成0或者從0變成1。
圖2示出了移相二進(jìn)制傳輸編碼的兩種現(xiàn)有技術(shù)電路。通常采用帶有反饋的異或門XOR。這種反饋信號延遲正好一個比特長度。這種延遲或者由時延元件ΔT完成，或者由以與比特率相應(yīng)的頻率為時鐘的觸發(fā)器FF1完成。
包括時延元件ΔT的電路說明了編碼原理。因?yàn)榧夹g(shù)延遲的變化，這種電路不適用于單芯片方案。為了離散地實(shí)現(xiàn)編碼，當(dāng)比特率很高時，必須對這種延遲進(jìn)行精確地調(diào)整。
包括兩個觸發(fā)器FF1和FF2的電路是單邊觸發(fā)D觸發(fā)器，它利用時鐘信號Clk的上升邊沿準(zhǔn)確地提取輸入信號。因?yàn)楫惢蜷TXOR的延遲，上觸發(fā)器FF1的第二輸入在上升邊沿時間內(nèi)無法得到；存儲先前的結(jié)果OUT_FF。這帶來一個比特時長的延遲。
所用的單邊觸發(fā)D觸發(fā)器FF1和FF2在圖3的現(xiàn)有技術(shù)中詳細(xì)示出。左上角以符號表示的輸入D和C以及輸出Q利用邏輯門進(jìn)行分解。
面對實(shí)現(xiàn)快速移相二進(jìn)制傳輸?shù)膯栴}，使用現(xiàn)有技術(shù)的電路面臨或者太不精確或者太慢的問題。反饋的延遲非常短，因而必須非常精確。延遲元件因?yàn)榧夹g(shù)變化而不精確，觸發(fā)器則太慢。

發(fā)明內(nèi)容
為了確保移相二進(jìn)制傳輸編碼器的使用，輸入信號也需要通過透明D觸發(fā)器讀入。最大可編碼比特率受限于異或門的延遲。透明D觸發(fā)器的讀入脈沖存在于輸入信號的一個比特中，并且比異或門中的延遲更短。本發(fā)明的基本思想是采用透明D觸發(fā)器來取代單邊觸發(fā)D觸發(fā)器。在例如圖5和6中示出的透明D觸發(fā)器是簡單觸發(fā)器，具有如下特性當(dāng)虛線下方的輸入——輸入C為0時，保持輸出Q，當(dāng)時鐘輸入C是1時，立即發(fā)送虛線上方輸入D的變化。
在現(xiàn)有技術(shù)圖5和6中示出的單邊觸發(fā)D觸發(fā)器的延遲比簡單透明D觸發(fā)器的延遲要大，這是因?yàn)閱芜呌|發(fā)D觸發(fā)器的電路深度比透明D觸發(fā)器的電路深度要大。因此，采用透明D觸發(fā)器代替更為復(fù)雜的單邊觸發(fā)D觸發(fā)器的電路的最大比特率要大。
現(xiàn)有技術(shù)圖5示出了按照圖3的透明D觸發(fā)器的符號和電路組成?，F(xiàn)有技術(shù)圖6示出了相應(yīng)的透明D觸發(fā)器的技術(shù)實(shí)現(xiàn)。
本發(fā)明的基本思想是采用透明D觸發(fā)器來取代單邊觸發(fā)D觸發(fā)器。在例如圖5和6中示出的透明D觸發(fā)器是簡單觸發(fā)器，具有如下特性當(dāng)虛線下方的輸入——輸入C為0時，保持輸出Q，當(dāng)時鐘輸入C是1時，立即發(fā)送虛線上方輸入D的變化。
本發(fā)明提供了一種具有數(shù)據(jù)輸入和數(shù)據(jù)輸出的移相二進(jìn)制傳輸編碼器，其中移相二進(jìn)制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進(jìn)制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發(fā)器連接到該輸出，異或門的另一輸入通過第二觸發(fā)器連接到數(shù)據(jù)輸入，這兩個觸發(fā)器都連接著時鐘輸入，其中觸發(fā)器是透明D觸發(fā)器。
此外，本發(fā)明提供了一種包含移相二進(jìn)制傳輸編碼器的相位調(diào)制器，以及包括這種相位調(diào)制器以進(jìn)行變相二進(jìn)制傳輸?shù)墓饩W(wǎng)元件。
因此，本發(fā)明的一個目的和優(yōu)點(diǎn)是對高比特率，例如大于10Gbit/s比特率的信號進(jìn)行編碼。對應(yīng)于這種比特率的時鐘信號必須具有40Gbbit/s，也就是40GHz。
本發(fā)明的另一優(yōu)點(diǎn)是延遲與比特率無關(guān)，也就是說電路在大頻率范圍內(nèi)工作。
通過參考附圖和隨后的描述，對本領(lǐng)域的普通技術(shù)人員而言，本發(fā)明的這些目的和優(yōu)點(diǎn)，以及其它目的和優(yōu)點(diǎn)將會更加明顯。


圖1是采用移相二進(jìn)制傳輸對信號進(jìn)行編碼的示意圖。
圖2是現(xiàn)有技術(shù)中電路的概圖。
圖3是現(xiàn)有技術(shù)的單邊觸發(fā)D觸發(fā)器的電路概圖。
圖4是按照本發(fā)明的電路的示意圖。
圖5是現(xiàn)有技術(shù)中透明D觸發(fā)器電路的概圖。
圖6是現(xiàn)有技術(shù)中透明D觸發(fā)器的技術(shù)實(shí)現(xiàn)的電路的概圖。
圖7是說明了按照本發(fā)明的電路的功能的時序圖的示意圖。
具體實(shí)施例方式
本領(lǐng)域的普通技術(shù)人員會意識到，下面有關(guān)本發(fā)明的描述僅僅是說明性的，在任何方面都不應(yīng)構(gòu)成限制。本發(fā)明的其它實(shí)施方式將通過對其公開的研究，向這些技術(shù)人員容易地介紹它們自身。
圖4示出了按照本發(fā)明的電路。該電路包括一個異或門XOR和兩個透明D觸發(fā)器，上透明D觸發(fā)器L 和下透明D觸發(fā)器L2。該電路有一個輸入In、一個時鐘輸入Clk和一個輸出Out。
時鐘輸入Clk連接到透明D觸發(fā)器L1和L2的透明D觸發(fā)時鐘輸入C。輸入In連接著下透明D觸發(fā)器L2的輸入D。下透明D觸發(fā)器L2具有下透明D觸發(fā)器輸出B。輸出Out連接著上透明D觸發(fā)器L2的輸入D。上透明D觸發(fā)器具有上透明D觸發(fā)器輸出A。透明D觸發(fā)器輸出A和B都連接著異或門XOR。異或門XOR的輸出是電路的輸出Out。
圖7示出了圖4所示電路的時間坐標(biāo)圖。輸入信號值是In，時鐘Clk，中間透明D觸發(fā)器輸出，下透明D觸發(fā)器輸出A和下透明D觸發(fā)器輸出B和輸出Out。x軸T上有5個點(diǎn)；第一時間點(diǎn)t1，第二時間點(diǎn)t2，第三時間點(diǎn)t3，第四時間點(diǎn)t4和第五時間點(diǎn)t5。
對應(yīng)于邏輯值0和1的信號值在該圖的y軸上示出。該圖示出了比特序列0100110的編碼方法。豎直虛線說明了觸發(fā)時間點(diǎn)。
在第一時間點(diǎn)t1上，輸入信號In是1，透明D觸發(fā)器的狀態(tài)是使得下透明D觸發(fā)器輸出B和上透明D觸發(fā)器輸出A是1的狀態(tài)。因?yàn)闀r鐘Clk是0，所以透明D觸發(fā)器輸出A和B以及輸出Out都不變。當(dāng)時鐘Clk在透明D觸發(fā)器的時延，即第一延遲d1后的第二時間點(diǎn)t2變?yōu)?時，下透明D觸發(fā)器的輸出值B是1。由于上透明D觸發(fā)器L1的輸入值Out沒有變化，所以上透明D觸發(fā)器輸出A保持為0。在第三時間點(diǎn)t3，時鐘Clk降為0，確保透明D觸發(fā)器的輸出穩(wěn)定；上透明D觸發(fā)器輸出A為0，下透明D觸發(fā)器輸出為1。然后，在門時延即第二延遲d2后，異或門在輸出端Out產(chǎn)生1。
在第四時間點(diǎn)t4，輸入In降為0，這對輸出Out沒有影響，因?yàn)橥该鱀觸發(fā)器狀態(tài)保持不變。在第五時間點(diǎn)t5發(fā)生的時鐘Clk的影響是透明D觸發(fā)器的輸入被發(fā)送到透明D觸發(fā)器的輸出上，也就是在與第一延遲d1相同的短時延之后，下透明D觸發(fā)器輸出B降為0，上透明D觸發(fā)器輸出A上升為1。異或門XOR的這兩個輸入的變化對結(jié)果沒有影響，因此，在由時鐘值0保證的最后標(biāo)記的時間點(diǎn)t6的穩(wěn)定輸入之后，并且在對應(yīng)于第二延遲d2的時延之后，輸出Out仍然為1。
為了確保功能正確，當(dāng)時鐘Clk為1時，時長Δtp應(yīng)當(dāng)小于異或門XOR的延遲d2。此外，優(yōu)選地將時鐘脈沖放在比特時間間隔Δtb中，如圖4所示。
盡管這里說明性地描述和圖解了本發(fā)明的優(yōu)選實(shí)施方式和應(yīng)用，然而在本發(fā)明的概念、范圍和構(gòu)思內(nèi)仍然可能會有許多變化和改進(jìn)，在研究了本申請之后，這些變化對本領(lǐng)域的技術(shù)人員而言是顯然的。
盡管本發(fā)明原本為光傳輸設(shè)計(jì)，并且由集成電路實(shí)現(xiàn)，但本發(fā)明可以用于任何類型的信號編碼。例如，可用于通過以級聯(lián)方式再次使用本發(fā)明，而將多個移相二進(jìn)制傳輸和相位延遲相結(jié)合。
權(quán)利要求
1.一種具有數(shù)據(jù)輸入和數(shù)據(jù)輸出的移相二進(jìn)制傳輸編碼器，其中移相二進(jìn)制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進(jìn)制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發(fā)器連接到該輸出，異或門的另一輸入通過第二觸發(fā)器連接到數(shù)據(jù)輸入，這兩個觸發(fā)器都連接著時鐘輸入，其中觸發(fā)器是透明D觸發(fā)器。
2.一種包含按照權(quán)利要求1的移相二進(jìn)制傳輸編碼器的相位調(diào)制器。
3.一種包括按照權(quán)利要求2的相位調(diào)制器以進(jìn)行變相二進(jìn)制傳輸?shù)墓饩W(wǎng)元件。
全文摘要
本發(fā)明涉及一種具有數(shù)據(jù)輸入和數(shù)據(jù)輸出的移相二進(jìn)制傳輸編碼器，其中移相二進(jìn)制傳輸編碼器包括一個異或門，該異或門具有兩個輸入和一個輸出，異或門的輸出是移相二進(jìn)制傳輸編碼器的輸出，其中異或門的一個輸入通過第一觸發(fā)器連接到該輸出，異或門的另一輸入通過第二觸發(fā)器連接到數(shù)據(jù)輸入，這兩個觸發(fā)器都連接著時鐘輸入，其中觸發(fā)器是透明D觸發(fā)器。
文檔編號H04B10/50GK1497855SQ20031010059
公開日2004年5月19日 申請日期2003年10月20日 優(yōu)先權(quán)日2002年10月21日
發(fā)明者漢斯·約阿希姆·賴歇爾特, 漢斯 約阿希姆 賴歇爾特 申請人:阿爾卡特公司