專利名稱：接收裝置的制作方法
技術領域：
本發(fā)明涉及串行數(shù)字傳送信號的接收裝置，特別是涉及用于解調串行傳送數(shù)據(jù)的接收裝置。
背景技術：
在近年的高速數(shù)字傳送信號的接收電路裝置中，在進行數(shù)據(jù)解調時，一般利用使用等相位碼元采樣時鐘信號來對串行數(shù)據(jù)進行采樣的方式，該采樣時鐘信號和與串行化的碼元位數(shù)相同的傳送時鐘信號同步。
另一方面，在這種單純的采樣方式的解調電路中，即使利用碼元采樣時鐘信號來正確地進行傳送數(shù)據(jù)的采樣，在由傳送線路上的信號延遲的偏差引起數(shù)據(jù)相位對碼元采樣時鐘信號產(chǎn)生偏移的情況下(時滯skew)，或由平衡傳送線路間的信號延遲偏差引起傳送信號本身的波形劣化的情況下，都會存在碼元數(shù)據(jù)不能被完全解調的問題。在高速串行數(shù)字傳送信號的接收電路裝置中，即使在接收了這樣的已劣化的信號的情況下仍能夠穩(wěn)定地進行解調的電路技術就顯得非常重要。
在近年的采樣方式的解調電路中，針對傳送線路上的信號波形的劣化，為了能穩(wěn)定地解調接收數(shù)據(jù)，把利用采樣點多于碼元位數(shù)的過采樣方式作為有效的措施加以利用。
例如，美國專利第5802103號說明書中，公示了在高速串行傳送中，利用過采樣方式來解調接收數(shù)據(jù)的全雙工傳送裝置的一例。以下，將其稱為現(xiàn)有技術1。
圖1是表示利用現(xiàn)有技術1的過采樣方式的接收電路1000的結構的方框圖。并且，圖1表示一個數(shù)據(jù)塊由8位構成，對串行傳送數(shù)據(jù)的比特率進行3倍過采樣時的例子。
如圖1所示，接收電路1000具有同步電路(DLL/PLL)100，其根據(jù)輸入時鐘信號101，生成具有串行傳送數(shù)據(jù)111的比特率的3倍的采樣率的多相時鐘信號102；采樣寄存器110，其利用該多相時鐘信號102，對串行傳送數(shù)據(jù)111進行過采樣；邏輯值決定電路120，其根據(jù)過采樣的結果，決定包含在一個數(shù)據(jù)塊中的8位的碼元值122。
在這樣的結構中，輸入到采樣寄存器110中的一個數(shù)據(jù)塊(8位)的串行傳送數(shù)據(jù)111，通過在為碼元位數(shù)的3倍的24位的采樣點上被進行過采樣，作為24位的并行數(shù)據(jù)112被輸出。
邏輯值決定電路120通過利用從采樣寄存器110輸出的24位的并行數(shù)據(jù)112，進行概率計算，求出串行傳送數(shù)據(jù)111的轉移點。進而，邏輯值決定電路120根據(jù)求出的轉移點，從通過過采樣得到的24位的并行數(shù)據(jù)112中，決定合適的8位的碼元值122。
此外，參照圖2所示的邏輯值，說明圖1所示的接收電路1000的動作。在圖2中，利用具有相當于輸入時鐘信號101的3倍比特率的頻率的多相時鐘信號102對輸入到接收電路1000中的串行傳送數(shù)據(jù)111的一個數(shù)據(jù)塊200進行過采樣，采樣的結果作為反映了串行傳送數(shù)據(jù)111的邏輯值的24位并行數(shù)據(jù)112被輸出。
在現(xiàn)有技術1中，通過利用這樣輸出的并行數(shù)據(jù)112進行概率計算，決定轉移點201～205。此處，例如在被采樣后的并行數(shù)據(jù)112中，如果相同邏輯值連續(xù)2次的話，就可以決定為存在轉移點。根據(jù)這樣確定的轉移點，可從24位的并行數(shù)據(jù)112中決定出8位的碼元值122。
從而，通過利用3倍的過采樣方式，在現(xiàn)有技術1中，關于數(shù)據(jù)的相位，對碼元周期(時鐘頻率與碼元位數(shù)相乘的倒數(shù))，可允許最大±30的相位偏移。
但是，一般在過采樣方式中，隨著采樣時鐘信號和采樣電路數(shù)目的增大，存在晶體管集成電路中的必需的基板面積和消耗電流也隨之增大的問題。并且，雖然通過采用3～4倍或以上的過采樣方式可使該問題得到解決，但這會產(chǎn)生制造成本增大的問題。
作為解決這些問題的方法，例如有國際公開的第02/065690號手冊所公開的晶體管集成電路。以下，稱其為現(xiàn)有技術2。
該現(xiàn)有技術2通過利用與傳送時鐘周期同步的、輸出時鐘數(shù)不同的2種時鐘信號，即使在由于傳送線路中的信號延遲的偏差，使得串行傳送數(shù)據(jù)的相位對采樣時鐘信號產(chǎn)生偏移時，或串行傳送數(shù)據(jù)的波形劣化時，也不必增加采樣時鐘信號數(shù)或采樣電路數(shù)，可以穩(wěn)定地檢測出所接收的串行傳送數(shù)據(jù)的碼元值。更詳細地說，在與傳送時鐘周期同步的2種時鐘信號中，將第1組多相時鐘信號用于測量串行傳送數(shù)據(jù)的相位校準，將第2組多相時鐘信號用于測量串行傳送數(shù)據(jù)的相位校準以及用于求出串行傳送數(shù)據(jù)的碼元值。此外，利用所求出的相位校準的測量結果調整第2組多相時鐘信號的相位。從而，可以針對串行傳送數(shù)據(jù)總是確保最佳的采樣時鐘信號的相位，作為結果，可得到上述的效果。
參照圖3說明利用這樣的現(xiàn)有技術2的半導體集成電路的高速串行數(shù)字傳送線路的接收電路2000的結構。并且，圖3表示將接收電路2000應用在3信道的高速數(shù)字接收器中的情況下的功能方框圖。此外，在圖3中，通過將碼元位數(shù)設為10位，可實現(xiàn)與4倍過采樣方式同等或比它高的相位調整能力。
在圖3中，接收電路2000具有構成有第1同步電路(PLL)20的共用電路2；多個(圖3中為3個)解調電路3a、3b、3c。
PLL 20構成有相位比較器(PDF)21、低通濾波器(LPF)22、電壓控制振蕩器(VCO)23，生成與通過設置在輸入段的帶有增益調整功能的模擬放大器60輸入的平衡時鐘信號(以下稱為輸入時鐘信號)10同步的9相的等相位校準測量用時鐘信號24。
此外，各解調電路3a、3b、3c(以下，著重對3a進行說明)構成有第2同步電路(DLL)30、時鐘選擇電路(SEL)25、采樣電路(Sampler)28、相位校準計算電路(Caliculator)40、解碼電路(Decoder)50、本地緩沖器(BUF)26。DLL30構成有相位檢測器(PD)31、LPF32、電壓控制延遲電路(VCD)33。
在這樣的結構中，DLL30根據(jù)通過由相位校準計算電路40控制的時鐘選擇電路25而輸入的校準測量用時鐘信號24，生成與輸入時鐘信號10同步的10相的等相位碼元采樣時鐘信號34，并將其輸出給采樣電路28。此處，時鐘選擇電路25針對串行傳送數(shù)據(jù)的碼元采樣時鐘信號，利用校準的測量結果，調整碼元采樣時鐘信號的相位，從而，能夠總是針對串行傳送數(shù)據(jù)保持最佳的碼元采樣時鐘信號的相位。此外，由本地緩沖器26進行波形整形后的9相等相位校準測量用時鐘信號27、以及由模擬放大器61放大后的平衡高速數(shù)字串行數(shù)據(jù)(以下簡稱為串行傳送數(shù)據(jù))11也被輸入到采樣電路28。根據(jù)這些輸入的數(shù)據(jù)和時鐘信號，采樣電路28輸出18(＝10+9-1)位的采樣數(shù)據(jù)29。
相位校準計算電路40利用從采樣電路28輸入的采樣數(shù)據(jù)29，計算校準變位量，并將該值反饋到時鐘選擇電路25中。另一方面，在18位的采樣數(shù)據(jù)29中的用碼元采樣時鐘信號34進行采樣后的10位數(shù)據(jù)在解碼電路50進行位定位后，作為并行數(shù)據(jù)51輸出。并且，關于其它信道電路模塊(3b、3c)，也可以實現(xiàn)同樣的結構和動作。
通過具有這樣的結構，即使對輸入的時鐘信號產(chǎn)生相位延遲，現(xiàn)有技術2的接收電路2000也可以穩(wěn)定地解調數(shù)據(jù)。
但是，如上述現(xiàn)有技術2那樣，盡管各信道電路模塊具有相同結構，但要一個個地構成它們，也會引起隨著信道個數(shù)的增加，電路面積也大致成比例地增大的問題。

發(fā)明內容
因此，本發(fā)明鑒于上述問題而提出，目的在于提供一種接收裝置，其通過至少共用電路的一部分以降低電路面積的增大。
為達成有關目的，本發(fā)明是一種接收裝置，具有解調電路，該解調電路根據(jù)與傳送時鐘周期同步的、輸出時鐘數(shù)不同的第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣，從而將該串行傳送數(shù)據(jù)解調為并行數(shù)據(jù)，該接收裝置具有第1同步電路，其生成與傳送時鐘周期同步的上述第1時鐘信號；第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與上述第1時鐘信號不同的上述第2時鐘信號，上述解調電路具有上述第2同步電路；采樣寄存器，其根據(jù)上述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器采樣后的采樣數(shù)據(jù)，計算出上述串行傳送數(shù)據(jù)對上述輸入時鐘信號的變位量；時鐘選擇電路，其根據(jù)上述變位量，調整碼元采樣信號的相位。
此外，根據(jù)本發(fā)明的另一側面，本發(fā)明是一種接收裝置，至少具有2個解調電路，該解調電路根據(jù)與傳送時鐘同步的、輸出時鐘數(shù)不同的第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣，從而將該串行傳送數(shù)據(jù)解調為并行數(shù)據(jù)，該接收裝置具有第1同步電路，其生成與傳送時鐘周期同步的上述第1時鐘信號；多個第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與上述第1時鐘信號不同的上述第2時鐘信號，上述的至少2個解調電路分別具有上述多個第2同步電路中的任何一個；采樣寄存器，其根據(jù)上述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器采樣后的采樣數(shù)據(jù)，計算出上述串行傳送數(shù)據(jù)對上述輸入時鐘信號的變位量；時鐘選擇電路，其根據(jù)上述變位量，調整碼元采樣信號的相位，設置在上述至少2個解調電路中的1個解調電路中的低通濾波器電路被共用為其它解調電路的低通濾波器電路。通過這樣共用象低通濾波器那樣的硅片面積較大的電路結構，可實現(xiàn)能降低面積的增大的接收裝置。
此外，根據(jù)本發(fā)明的其它側面，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；以及多個解調電路，該解調電路分別具有第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與上述第1時鐘信號不同的第2時鐘信號；采樣寄存器，其根據(jù)上述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器采樣后的采樣數(shù)據(jù)，計算出上述串行傳送數(shù)據(jù)對上述輸入時鐘信號的變位量；時鐘選擇電路，為了在上述第2同步電路保持與上述傳送時鐘周期同步的狀態(tài)下調整上述傳送時鐘的相位關系，該時鐘選擇電路根據(jù)來自上述變位量計算電路的輸出，選擇與上述傳送時鐘同步且相位偏移的多個時鐘作為上述第2同步電路的輸入時鐘信號，分別設置在上述解調電路中的上述第2同步電路中的至少1個根據(jù)從其它解調電路內的上述第2同步電路所具有的低通濾波器電路輸出的控制電壓，生成上述第2時鐘信號。通過這樣共用諸如低通濾波器的硅片面積較大的電路結構，可實現(xiàn)能降低面積的增大的接收裝置。
此外，根據(jù)本發(fā)明的其它側面，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；以及多個解調電路，該解調電路分別具有第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與上述第1時鐘信號不同的第2時鐘信號；采樣寄存器，其根據(jù)上述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器采樣后的采樣數(shù)據(jù)，計算出上述串行傳送數(shù)據(jù)對上述輸入時鐘信號的變位量；時鐘選擇電路，為了在上述第2同步電路保持與上述傳送時鐘周期同步的狀態(tài)下調整上述傳送時鐘的相位關系，時鐘選擇電路根據(jù)來自上述變位量計算電路的輸出，選擇與上述傳送時鐘同步且相位偏移的多個時鐘作為上述第2同步電路的輸入時鐘信號，分別設置在上述解調電路中的上述第2同步電路中的至少1個具有低通濾波器電路，將該低通濾波器電路的輸出供給到其它解調電路，并且根據(jù)從上述低通濾波器輸出的控制電壓，生成上述第2時鐘信號。通過這樣共用象低通濾波器那樣的硅片面積較大的電路結構，可實現(xiàn)能降低面積的增大的接收裝置。
此外，根據(jù)本發(fā)明的其它側面，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；控制電壓輸出電路，其輸出用于生成第2時鐘信號的控制電壓，該第2時鐘信號與傳送時鐘周期同步且輸出時鐘數(shù)與上述第1時鐘信號不同；解調電路，該解調電路具有第2同步電路，其根據(jù)從上述控制電壓輸出電路輸出的上述控制電壓，生成上述第2時鐘信號；采樣寄存器，其根據(jù)上述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器采樣后的采樣數(shù)據(jù)，計算出上述串行傳送數(shù)據(jù)對上述輸入時鐘信號的變位量；時鐘選擇電路，為了在上述第2同步電路保持與上述傳送時鐘周期同步的狀態(tài)下調整上述傳送時鐘的相位關系，時鐘選擇電路根據(jù)來自上述變位量計算電路的輸出，選擇與上述傳送時鐘同步且相位偏移的多個時鐘作為上述第2同步電路的輸入時鐘信號。


圖1表示采用現(xiàn)有技術1的過采樣方式的接收電路1000的結構的方框圖。
圖2是利用邏輯值說明圖1所示的接收電路1000的動作的圖。
圖3表示采用現(xiàn)有技術2的半導體集成電路的高速串行數(shù)字傳送線路的接收電路2000的結構的功能方框圖。
圖4表示在本發(fā)明中示例的高速串行數(shù)字傳送線路的接收裝置3000的概略結構的功能方框圖。
圖5表示圖4所示的接收裝置3000在邏輯值電平下的定時動作圖。
圖6表示在參照圖5說明的動作中，當輸入的串行傳送數(shù)據(jù)511的相位對碼元采樣時鐘信號311產(chǎn)生相位偏移時，在邏輯值電平下的動作的圖。
圖7表示調整圖6所示的相位偏移后在邏輯值電平下的動作的圖。
圖8A表示列舉出利用在接收裝置3000中所用的n(n為正整數(shù))相時鐘信號和m(m為正整數(shù))相時鐘信號的采樣方式中、所必需的最低限度的采樣數(shù)和串行傳送數(shù)據(jù)的相位調整范圍的例子的表格圖。
圖8B表示列舉出在現(xiàn)有技術1中所用的X(X為正整數(shù))倍過采樣方式中、所必需的最低限度的采樣數(shù)和串行傳送數(shù)據(jù)的相位調整范圍的例子的表格圖。
圖9表示當輸入的串行傳送數(shù)據(jù)的相位對采樣時鐘信號相位具有非平衡偏移時，在邏輯值電平下的動作的圖。
圖10表示調整圖9所示的相位偏移后在邏輯值電平下的動作的圖。
圖11表示用于接收在本發(fā)明中示例的1信道的串行傳送數(shù)據(jù)的接收裝置4000的結構的功能方框圖。
圖12表示本發(fā)明的第1實施例的接收裝置5000的結構的功能方框圖。
圖13表示本發(fā)明的第2實施例的接收裝置6000的結構的功能方框圖。
圖14表示本發(fā)明的第3實施例的接收裝置7000的結構的功能方框圖。
具體實施例方式
當對本發(fā)明的優(yōu)選實施方式進行說明時，用附圖對本發(fā)明中使用的接收裝置基本結構的一例進行詳細說明。
本發(fā)明的基本結構，例如，涉及解調高速串行數(shù)字傳送信號的接收裝置，涉及即使在因傳送線路中的信號延遲偏差引起數(shù)據(jù)相位相對碼元采樣時鐘產(chǎn)生偏移(Skew-時滯)的情況下，或因平衡傳送線路間的信號延遲偏差引起傳送信號波形劣化的情況下，也能穩(wěn)定地解調接收數(shù)據(jù)的接收裝置。以往，在這樣的接收裝置中使用過采樣方式的情況下，會產(chǎn)生采樣時鐘和采樣電路數(shù)目都要增大的問題。因此，本發(fā)明實現(xiàn)了避免這些問題的低消耗功率的高速串行數(shù)字傳送信號的接收裝置。
在本發(fā)明的高速串行數(shù)字傳送信號的接收裝置中，例如使用與傳送時鐘周期同步的、輸出時鐘數(shù)不同的2種等相位時鐘發(fā)生器(相當于第1和第2同步電路)。在該2種等相位時鐘發(fā)生器中生成碼元采樣時鐘信號和同步校準測量用時鐘信號(以下，稱為校準測量用時鐘信號)。從而，在本發(fā)明的接收裝置中，利用所生成的2種時鐘信號，測量串行傳送數(shù)據(jù)對碼元采樣時鐘信號的校準，通過利用該測量結果來調整碼元采樣時鐘信號的相位，可以總是保持碼元采樣時鐘信號相對串行傳送數(shù)據(jù)的最佳相位。
從而，在由本發(fā)明使用的基本結構的一例中，即使在接收到由上述重要原因引起的已劣化的數(shù)據(jù)信號的情況下，也可以穩(wěn)定地解調該接收數(shù)據(jù)。進而，由于通過具有上述那樣的結構，可以削減碼元采樣時鐘信號和采樣電路數(shù)目，因此可以使用比通常的過采樣方式的采樣數(shù)更少的采樣時鐘信號進行采樣，實現(xiàn)與過采樣方式同等或同等以上的傳送數(shù)據(jù)的解調。
接著，利用附圖對具有上述示例的基本結構的接收裝置進行詳細說明。
圖4是表示由具有示例的基本結構的高速串行數(shù)字傳送線路的接收裝置3000的概略結構的功能方框圖。并且，在圖4中，通過把碼元采樣時鐘信號的碼元位數(shù)設為8位，實現(xiàn)了與3倍過采樣方式同等或同等以上的相位調整能力。
如圖4所示，接收裝置3000構成有第1同步電路(nDLL/nPLL)300、第2同步電路(mDLL/mPLL)310、采樣寄存器320、校準計算電路330。
作為第1同步電路的nDLL/nPLL 300由延遲同步電路(DLL)或相位同步電路(PLL)構成，其根據(jù)輸入時鐘信號101生成校準測量用的7相(＝n)的等相位時鐘信號(校準測量用時鐘信號)301，并將它們輸出到mDLL/mPLL 310和采樣寄存器320。
作為第2同步電路的mDLL/mPLL 310生成碼元采樣時鐘信號311，碼元采樣時鐘信號311是與7相的校準測量用時鐘信號301中的任意一個時鐘信號同步的8相(＝m)的等相位時鐘信號，被輸出到采樣寄存器320。
除了上述7相的校準測量用時鐘信號301和8相的碼元采樣時鐘信號311之外，還將平衡高速數(shù)字串行傳送數(shù)據(jù)(以下簡稱為串行傳送數(shù)據(jù))111輸入到采樣寄存器320。采樣寄存器320利用作為將輸入的2個時鐘信號(301、311)疊加(邏輯和)后的時鐘信號的14相(＝n+m-1因為有1個時鐘信號重合)的時鐘信號，對串行傳送數(shù)據(jù)111進行采樣。亦即，在本說明中，串行傳送數(shù)據(jù)111在采樣寄存器320中被按碼元位數(shù)的1.75倍(14相/8相)并行化。此外，通過該采樣所得到的14位的采樣信號321被輸入到校準計算電路330。
校準計算電路330通過對輸入的1.75倍的采樣信號321進行概率計算，最終決定出8位的碼元值331和校準變位量340。并且，校準變位量340被輸入到mDLL/mPLL 310。mDLL/mPLL 310根據(jù)輸入的校準變位量340，生成碼元采樣時鐘信號311。
其次，參照圖5對圖4所示的接收裝置3000在邏輯值電平下的定時動作進行詳細說明。
在圖5中，輸入的串行傳送數(shù)據(jù)511在采樣寄存器320中被采樣，采樣在第1組采樣點401～407處以及第2組采樣點411～418處進行，第1組采樣點401～407相當于7相的等相位時鐘的定時，等相位時鐘是將8位的碼元位數(shù)的碼元長度(200)的時鐘周期進行7等分的校準測量用時鐘信號301，第2組采樣點411～418相當于8相的等相位時鐘，等相位時鐘是與第1組采樣點401～407的任意時鐘信號同步，并將時鐘周期進行8等分的碼元采樣時鐘信號311。其結果，生成14位的采樣數(shù)據(jù)(421、422a、422b、423a、423b、424a、424b、425、426a、426b、427a、427b、428a、428b)。
校準計算電路330利用輸入的14位的采樣數(shù)據(jù)(421、422a、422b、423a、423b、424a、424b、425、426a、426b、427a、427b、428a、428b)，計算相對合適的相位校準位置的變位量(校準變位量340)。
以下，對計算串行傳送數(shù)據(jù)511相對合適的相位校準位置的變位量340的方法的一例進行說明。
首先，校準計算電路330將內部寄存器441～447中的值復位為“0”。接著，校準計算電路330判斷采樣數(shù)據(jù)422a的邏輯值是否等于采樣數(shù)據(jù)422b的邏輯值，如果它們相等的話，就將“-1”存儲到內部寄存器442中。同樣地，校準計算電路330判斷采樣數(shù)據(jù)423a的邏輯值是否等于采樣數(shù)據(jù)423b的邏輯值，如果它們相等的話，就將“-1”存儲到內部寄存器443中。同樣地，校準計算電路330判斷采樣數(shù)據(jù)424a的邏輯值是否等于采樣數(shù)據(jù)424b的邏輯值，如果它們相等的話，就將“-1”存儲到內部寄存器444中。
另一方面，校準計算電路330判斷采樣數(shù)據(jù)426a的邏輯值是否等于采樣數(shù)據(jù)426b的邏輯值，如果它們相等的話，就將“+1”存儲到內部寄存器445中。同樣地，校準計算電路330判斷采樣數(shù)據(jù)427a的邏輯值是否等于采樣數(shù)據(jù)427b的邏輯值，如果它們相等的話，就將“+1”存儲到內部寄存器446中。同樣地，校準計算電路330判斷采樣數(shù)據(jù)428a的邏輯值是否等于采樣數(shù)據(jù)428b的邏輯值，如果它們相等的話，就將“+1”存儲到內部寄存器447中。
此處，通過求出分別存儲在內部寄存器441～447中的值的總和，計算出相位校準變位量340。亦即，當串行傳送數(shù)據(jù)511存在于合適的相位校準位置上時，校準變位量340變?yōu)椤?”。此外，通過求出分別存儲在內部寄存器441～447中的值的絕對值的總和，也可以計算出表示傳送線路的質量的傳送質量值。亦即，當傳送線路的質量良好時，傳送質量值為“6”。
此外，在校準計算電路330中，通過在相當于碼元采樣時鐘信號311的第2組采樣點411～418上對串行傳送數(shù)據(jù)511進行采樣而得到的8位的碼元值431被作為輸出信號進行解調。
此外，下面對計算上述串行傳送數(shù)據(jù)相對合適的相位校準位置的變位量340的方法的其它例。
在剛才的例中，在內部寄存器441～447中存儲有“0”，“-1”，“+1”中的任意一個，在本例中，在內部寄存器441～447中存儲“0”或“1”。亦即，如果應比較的一個采樣數(shù)據(jù)的邏輯值相等的話，校準計算電路330就將“1”存儲到各個內部寄存器441～447中。然后，校準計算電路330計算分別存儲在內部寄存器441～444中的值的和(設其為SUM1)，以及分別存儲在內部寄存器445～447中的值的和(設其為SUM2)，通過求出它們的差(SUM2-SUM1)，就可以計算出串行傳送數(shù)據(jù)511相對合適的相位校準位置的變位量340。
其次，在參照圖5所說明的動作中，參照圖6對在要輸入的串行傳送數(shù)據(jù)511的相位相對碼元采樣時鐘信號311產(chǎn)生相位偏移的情況下，在邏輯值電平下的動作進行詳細說明。并且，這樣的狀況就是因傳送線路中的信號延遲時間在串行傳送數(shù)據(jù)511與輸入時鐘信號101之間的不同而引起劣化的一例。
在圖6中，輸入的串行傳送數(shù)據(jù)511被在共有一個采樣點的第1組采樣點401～407和第2組采樣點411～418上進行采樣，并作為14位的采樣數(shù)據(jù)(521、522a、522b、523a、523b、524a、524b、525、526a、526b、527a、527b、528a、528b)被輸出。此時，在本說明的狀況下，由于串行傳送數(shù)據(jù)511的相位校準位置相對碼元采樣時鐘信號311存在相位偏移，因此在校準計算電路330中，當計算分別存儲在內部寄存器441～447中的值的總和，即校準變位量340時，校準變位量340并不為“0”而是為“+2”。從而，mDLL/mPLL 310根據(jù)該校準變位量“+2”，通過對從要輸出的碼元采樣時鐘信號311中選擇的作為基準相位的時鐘信號進行變更，可進行相位校準的調整。此外，在校準計算電路330中，當計算分別存儲在內部寄存器441～447中的值的絕對值的總和，亦即傳送質量值時，該質量值不是為“6”而是為“4”。這表示由于傳送線路等的影響，已接收的串行傳送數(shù)據(jù)511的質量發(fā)生劣化。
進而，參照圖7對圖6中所示的相位偏移進行調整后在邏輯值電平下的動作進行詳細說明。
在圖7中，由于計算出的校準變位量340為“+2”，因此，在mDLL/mPLL310中，將作為基準相位選擇的碼元采樣時鐘信號311偏移“-2”。從而，將給定基準相位的時鐘信號從給定采樣點401的校準測量用時鐘信號301變更為給定采樣點406的校準測量用時鐘信號301。此外，與此同時，將存儲在內部寄存器441～447中的值復位。此時，也可以將輸入到mDLL/mPLL 310中的校準變位量340作為通過沿規(guī)定時間進行積分并取平均值而得到的值。
從而，輸入的串行傳送數(shù)據(jù)511被在重新排列后的第1組和第2組采樣點上進行采樣并作為14位的采樣數(shù)據(jù)(623a、623b、624a、624b、625、626a、626b、627a、627b、628a、628b、621、622a、622b)被輸出。然后，校準計算電路330利用分別存儲在內部寄存器441～447中的值，再次計算校準變位量340。此時，由于成為基準相位的采樣點偏移了“-2”，因此計算的校準變位量340為“0”。此外，傳送的質量值也變?yōu)椤?”。
如上所述，利用校準計算電路330的計算結果，通過經(jīng)常調整串行傳送數(shù)據(jù)111和碼元采樣時鐘信號311的相位關系，可以用很少的采樣數(shù)，針對傳送線路中信號波形的劣化(時滯等)，穩(wěn)定地檢測出碼元值。
并且，上述所說明的校準計算電路330中的校準變位量340的計算方法，只不過是某個例子而已，即使使用該例之外的方法，也可以構成利用由第1組和第2組采樣點進行采樣的采樣數(shù)據(jù)，評價傳送質量的電路。
此外，在圖8A中，列舉出在上述的接收裝置3000中所用的、利用n(n為正整數(shù))相的時鐘信號(由第1同步電路生成的時鐘信號)和m(m為正整數(shù))相的時鐘信號(由第2同步電路生成的時鐘信號)的采樣方式中，所必需的最低限度的采樣數(shù)和串行傳送數(shù)據(jù)的相位調整范圍的例子。此外，為了比較，在圖8B中，示出在現(xiàn)有技術1中所用的X(X為正整數(shù))倍的過采樣方式中的所必需的最低限度的采樣數(shù)和串行傳送數(shù)據(jù)的相位調整范圍的例子。當對兩者進行比較時可以看出，在n≤m的情況下，通過滿足下式1，在本發(fā)明中所用的方式比在現(xiàn)有技術1中所用的3倍過采樣方式，可以進行更加精細的相位調整。
m/n-1＜1/3(式1)此外，即使n＞m也可以，在該情況下，通過滿足下式2，在本發(fā)明中所用的方式比在現(xiàn)有技術1中所用的3倍過采樣方式，可以進行更加精細的相位調整。
n/m-1＜1/3(式2)其次，參照圖9對在圖4所示的接收裝置3000中，在要輸入的串行傳送數(shù)據(jù)的相位相對采樣時鐘信號的相位非平衡地偏移的情況下，在邏輯值電平下的動作進行詳細說明。這樣的狀況是在平衡傳送線路中，除了在串行傳送數(shù)據(jù)與輸入時鐘信號之間的信號延遲時間的不同外，在平衡傳送線路中所包含的2個傳送線路間的信號延遲時間也不同，從而引起劣化的一例。
在圖9中，輸入的串行傳送數(shù)據(jù)811被在第1組采樣點401～407和第2組采樣點411～418中被采樣，并作為14位的采樣數(shù)據(jù)821、822a、822b、823a、823b、824a、824b、825、826a、826b、827a、827b、828a、828b被輸出，第1組采樣點401～407與作為將一個數(shù)據(jù)塊200的時間段進行7等分的等相位時鐘的校準測量用時鐘信號301相當，第2組采樣點411～418與作為與第1組采樣點中的一個采樣點同步、將一個數(shù)據(jù)塊200的時間段進行8等分的等相位時鐘的碼元采樣時鐘信號311相當。
此時，在圖9中，輸入的串行傳送數(shù)據(jù)811的下降沿相對碼元采樣時鐘信號311的相位發(fā)生偏移。因此，在校準計算電路330中，根據(jù)輸入的14位的采樣數(shù)據(jù)821、822a、822b、823a、823b、824a、824b、825、826a、826b、827a、827b、828a、828b，計算校準變位量340的結果、校準變位量不為“0”而是為“+1”。根據(jù)該校準變位量340，通過對表示mDLL/mPLL 310中的基準相位的碼元采樣時鐘信號311的選擇進行變更，可以進行相位校準的調整。
進而，對圖9中所示的相位偏移進行調整后在邏輯值電平下的動作，參照圖10詳細加以說明。
在圖10中，由于計算后的校準變位量340為“+1”，因此，在mDLL/mPLL310中，將選擇為基準相位的時鐘信號311偏移“-1”。從而，將給定基準相位的時鐘信號從給定采樣點401的時鐘信號變更為給定采樣點407的時鐘信號。此時，也可以將輸入到mDLL/mPLL 310中的校準變位量340作為通過沿規(guī)定時間進行積分并取平均值而得到的值。
從而，輸入的串行傳送數(shù)據(jù)811被在重新排列后的采樣點上進行采樣，并作為14位的采樣數(shù)據(jù)822a、822b、823a、823b、824a、824b、825、826a、826b、827a、827b、828a、828b、821被輸出。此時，由于成為基準相位的采樣點偏移了“-1”，因此在校準計算電路330中計算出的校準變位量340變?yōu)椤?”。
但是，雖然上述動作的結果、校準變位量340變?yōu)椤?”，但作為分別存儲在內部寄存器441～447中的值的絕對值的總和的傳送質量值，成為與表示傳送質量良好的“6”不同的“4”。這就表示，在平衡傳送線路中，與串行傳送數(shù)據(jù)僅對碼元采樣時鐘信號產(chǎn)生延遲(參考圖6)的情況不同，在接收了具有在平衡傳送線路所包含的2個傳送線路間的延遲時間也不同這樣的惡劣的波形的串行傳送數(shù)據(jù)的情況下，即使處于相位校準很合適的狀態(tài)，傳送的質量值也會減小。
這樣，在具有上述的基本結構的接收裝置中，通過求出存儲在校準計算電路的內部寄存器中的值的總和，可以知道相位校準的修正方向，除此之外，通過求出存儲在校準計算電路的內部寄存器中的值的絕對值的總和，還可以掌握傳送線路的質量。
并且，上述所說明的使用校準計算電路330來評價傳送質量的電路的算法(計算方法)，只不過是某個例子而已，即使使用該例之外的其他方法，也可以構成利用由第1組和第2組采樣點進行采樣后的采樣數(shù)據(jù)，來評價傳送質量的電路。
在一般的串行傳送線路中，該傳送線路的質量容易發(fā)生動態(tài)變動。在這種情況下，如果能夠用簡單的方法來測量傳送線路的質量(劣化程度)，也就可以選擇與傳送線路質量對應的發(fā)送方法。例如，在劣化強烈的傳送線路中，通過控制發(fā)送電路，以降低比特率來發(fā)送串行傳送數(shù)據(jù)，就可以穩(wěn)定地發(fā)送串行傳送數(shù)據(jù)。同樣地，也可以選擇與傳送線路質量對應的接收方法。例如，在劣化強烈的傳送線路中，通過使接收裝置中的放大器第一級的增益增加，使波形均衡，就可以穩(wěn)定地接收串行傳送數(shù)據(jù)。
根據(jù)本發(fā)明所示例的基本結構，可以利用比在過采樣方式種所必需的時鐘信號數(shù)少很多的時鐘信號，實現(xiàn)具有與現(xiàn)有技術1所示的過采樣方式同等或同等以上的相位調整能力的接收裝置。從而，可以用更少的功率消耗，實現(xiàn)與過采樣方式同等或同等以上的性能。
進而，在現(xiàn)有技術1所示的過采樣方式中，很難動態(tài)地測量串行傳送數(shù)據(jù)的質量，但根據(jù)本發(fā)明所示例的基本結構，這就變得相當容易。從而，可以動態(tài)地適應傳送線路的質量。
此外，在以上說明中，說明了為了生成與輸入時鐘信號同步的n相時鐘信號，利用PLL(鎖相環(huán)電路)或DLL(延遲鎖定環(huán)電路)，與此同時，為了生成與從n相的多相時鐘信號中選擇出的一個時鐘信號同步的m相時鐘信號，利用PLL或DLL電路的例子，但即使利用能發(fā)生等間隔的多相時鐘信號的其它電路，本發(fā)明也可以實施并且有效。此外，關于多相時鐘信號的數(shù)目，如果n≠m，無論采用怎樣的n和m的值，都可以作為本發(fā)明的基本結構的代替單元加以應用。
在這樣的基本結構中，用于接收一個信道的串行傳送數(shù)據(jù)的接收裝置4000具有如圖11所示的功能塊結構。并且，在圖11中，通過將碼元采樣時鐘信號的碼元位數(shù)設為10位，實現(xiàn)了與4倍過采樣方式同等或同等以上的相位調整能力。
在圖11中，接收裝置4000具有構成有由第1同步電路(PLL)20的共用電路2；1個解調電路3。
PLL 20具有相位比較器(PDF)21、低通濾波器(LPF)22、以及電壓控制振蕩器(VCO)23。其生成與通過設置在輸入段的帶增益調整功能的模擬放大器60輸入的平衡時鐘信號(輸入時鐘信號)10同步的9相等相位校準測量用時鐘信號24。
此外，解調電路3構成有第2同步電路(DLL)30、時鐘選擇電路(SEL)25、采樣寄存器(Sampler)28、校準計算電路(Caliculator)40、解碼電路(Decoder)50、本地緩沖器(BUF)26。DLL30構成有相位檢測器(PD)31、LPF32、電壓控制延遲電路(VCD)33。并且，第2同步電路30既可以是DLL，也可以是PLL。但是，在作為PLL而構成的情況下，代替VCD33而采用VCO。
在這樣的結構中，由相位校準計算電路40控制時鐘選擇電路25，通過時鐘選擇電路25輸入校準測量用時鐘信號24，DLL 30根據(jù)該校準測量用時鐘信號24，更詳細地說，根據(jù)從DLL 30中的LPF 32輸出的控制電壓，在VCD 33中，生成至少有一個信號與輸入時鐘信號中的任意一個信號相位同步的10相等相位的碼元采樣時鐘信號34，并將其輸出到采樣電路28。此外，由本地緩沖器26進行了波形整形后的9相等相位校準測量用時鐘信號27以及由模擬放大器61放大后的平衡高速數(shù)字串行數(shù)據(jù)(以下簡稱為串行傳送數(shù)據(jù))11也被輸入到采樣寄存器28。根據(jù)這些輸入的數(shù)據(jù)和時鐘信號，采樣電路28輸出18(＝10+9-1)位的采樣數(shù)據(jù)29。
相位校準計算電路40利用從采樣電路28輸入的采樣數(shù)據(jù)29，計算校準變位量，并將該值反饋到時鐘選擇電路25中。另一方面，在18位的采樣數(shù)據(jù)29中的利用碼元采樣時鐘信號34進行采樣后的10位數(shù)據(jù)在解碼電路50中進行位定位后，作為并行數(shù)據(jù)51輸出。
當將這樣的功能塊結構單純地應用到用于接收多信道的串行傳送數(shù)據(jù)的接收裝置時，必須具有與信道數(shù)相等的個數(shù)的解調電路3。因此，隨著信道數(shù)的增加，電路面積大致也要成比例增大。因此，在本發(fā)明中，如以下列舉的實施例那樣，通過將來自第2同步電路(PLL/DLL)的控制電壓在信道間共用，形成可抑制電路面積的增大的結構。從而，可實現(xiàn)利用低消耗功率且高性能的高速串行數(shù)字傳送信號接收裝置。以下，對本發(fā)明的最佳實施例，用附圖詳細加以說明。
(第1實施例)首先，對本發(fā)明的第1實施例，用附圖詳細加以說明。圖12是表示本實施例的接收裝置5000的結構的功能方框圖。并且，在圖12中，在用于接收3信道的串行傳送數(shù)據(jù)的接收裝置5000中，通過將碼元采樣時鐘信號的碼元位數(shù)設為10位，實現(xiàn)了與4倍過采樣方式同等或同等以上的相位調整能力。
如圖12所示，本實施例的接收裝置5000構成有共用電路2和3個解調電路3A、3B、3C。在這樣的結構中，共用電路2的結構與圖11所說明的結構相同，其將校準測量用時鐘信號24分別輸入到解調電路3A、3B、3C中。
此外，在各解調電路3A、3B、3C中的任意一個(此處假定為解調電路3A)具有與圖11所示的解調電路3同樣的結構。此外，其它的解調電路(此處假定為解調電路3B、3C)具有共用上述解調電路3A的DLL30中的PD 31和LPF 32的結構。因此在解調電路3B、3C中的DLL 30a中，不必設置PD 31和LPF 32。
這樣，通過在多個解調電路中共用需要較大硅片面積的相位檢測器(PD)31和低通濾波器(LPF)32，可以大幅度地削減電路面積。并且，由于其它的結構也可以應用于與參照圖11所說明的結構同樣的結構中，故此處省略其說明。但是，本發(fā)明并不限于參照圖11所說明的結構，如果將硅片面積較大的LPF用在各解調電路中，則可以應用于任何的結構。
(第2實施例)其次，對本發(fā)明的第2實施例，用附圖詳細加以說明。圖13表示本實施例的接收裝置6000的結構的功能方框圖。并且，在圖13中，在用于接收3信道的串行傳送數(shù)據(jù)的接收裝置6000中，通過將碼元采樣時鐘信號的碼元位數(shù)設為10位，實現(xiàn)了與4倍過采樣方式同等或同等以上的相位調整能力。
如圖13所示，本實施例的接收裝置6000構成有共用電路2、共用同步電路2A和3個解調電路3D、3E、3F。在這樣的結構中，共用電路2的結構與圖11所說明的結構相同。
此外，為了在多個解調電路中共用設置在圖11所示的解調電路3中的DLL 30，共用同步電路2A包含有與各解調電路3D、3E、3F分開設置的DLL30。此外，在共用同步電路2A中，還包含有本地緩沖器26，其用于對輸入到該DLL30中的校準測量用時鐘信號24的波形進行整形。通過設置具有這種結構的共用同步電路2A，在各解調電路3D、3E、3F中，可以省略需要較大硅片面積的PD 31和LPF 32，可以大幅度削減電路面積。并且，由于其它的結構可以應用與參照圖11所說明的結構同樣的結構，故此處省略其說明。但是，本發(fā)明并不限于參照圖11所說明的結構，如果將硅片面積較大的LPF用在各解調電路中，則可以應用任何的結構。
(第3實施例)其次，用附圖對本發(fā)明的第3實施例進行詳細說明。圖14是表示本實施例的接收裝置7000的結構的功能方框圖。并且，在圖14中，在用于接收3信道的串行傳送數(shù)據(jù)的接收裝置7000中，通過將碼元采樣時鐘信號的碼元位數(shù)設為10位，實現(xiàn)了與4倍過采樣方式同等或同等以上的相位調整能力。
如圖14所示，本實施例的接收裝置7000具有共用電路2和3個解調電路3G、3H、3J。在這樣的結構中，共用電路2的結構與圖11所說明的結構相同。
此外，在各解調電路3G、3H、3J中的任意一個解調電路(此處假定為3G)具有與圖11所示的解調電路3同樣的結構。此外，其它的解調電路(此處假定為3H、3J)共用上述解調電路3G的DLL 30中的PD 31的結構。因此，在解調電路3H、3J的DLL30b中，不必設置LPF 32。
這樣，通過在多個信道電路模塊中共用需要較大硅片面積的低通濾波器(LPF)32的結構，可以大幅度削減電路面積。并且，由于其它的結構可以應用與參照圖11所說明的結構同樣的結構，故此處省略其說明。但是，本發(fā)明并不限于參照圖11所說明的結構，如果將硅片面積較大的LPF用在各解調電路中，則也可以應用任何的結構。
(其它實施方式)以上所說明的實施方式只不過是本發(fā)明的優(yōu)選的一個實施方式而已，只要不脫離本發(fā)明的主旨，可以進行種種變形來實施本發(fā)明。
如上所述那樣，根據(jù)本發(fā)明，提供了一種通過至少共用電路的一部分，降低了面積的增大的接收裝置。并且，可以利用具有低消耗功率特性的結構，實現(xiàn)能達到上述效果的接收裝置。
權利要求
1.一種接收裝置，其具有解調電路，該解調電路根據(jù)與傳送時鐘周期同步的、輸出時鐘數(shù)不同的第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣，并將該串行傳送數(shù)據(jù)解調為并行數(shù)據(jù)，其特征在于，具有第1同步電路，其生成與傳送時鐘周期同步的所述第1時鐘信號；第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與所述第1時鐘信號不同的所述第2時鐘信號，所述解調電路具有所述第2同步電路；采樣寄存器，其根據(jù)所述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器進行采樣后的采樣數(shù)據(jù)，計算出所述串行傳送數(shù)據(jù)相對所述輸入時鐘信號的變位量；時鐘選擇電路，其根據(jù)所述變位量，調整碼元采樣信號的相位。
2.一種接收裝置，其具有至少2個解調電路，該解調電路根據(jù)與傳送時鐘周期同步的、輸出時鐘數(shù)不同的第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣，從而將該串行傳送數(shù)據(jù)解調為并行數(shù)據(jù)，其特征在于，具有第1同步電路，其生成與傳送時鐘周期同步的所述第1時鐘信號；多個第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與所述第1時鐘信號不同的所述第2時鐘信號，所述至少2個解調電路分別具有所述多個第2同步電路中的任意一個；采樣寄存器，其根據(jù)所述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器進行采樣后的采樣數(shù)據(jù)，計算出所述串行傳送數(shù)據(jù)相對所述輸入時鐘信號的變位量；時鐘選擇電路，其根據(jù)所述變位量，調整碼元采樣信號的相位，設置在所述至少2個解調電路中的1個解調電路中的低通濾波器電路被共用為其它解調電路的低通濾波器電路。
3.如權利要求1或2所述的接收裝置，其特征在于，所述第2同步電路中的至少2個共用一個相位檢測電路。
4.如權利要求1至3中的任何一項所述的接收裝置，其特征在于，所述第1同步電路將所述第1時鐘信號輸入到至少2個所述同步電路。
5.如權利要求1至4中的任何一項所述的接收裝置，其特征在于，所述第2同步電路包括電壓控制振蕩器，其根據(jù)從所述低通濾波器電路輸出的控制電壓，振蕩出所述第2時鐘信號。
6.如權利要求1至4中的任何一項所述的接收裝置，其特征在于，所述第2同步電路具有電壓控制延遲器，其根據(jù)從所述低通濾波器電路輸出的控制電壓，振蕩出所述第2時鐘信號。
7.如權利要求1至4中的任何一項所述的接收裝置，其特征在于，所述第2同步電路包括構成有被共用的所述低通濾波器的鎖相環(huán)電路或延遲鎖定環(huán)電路。
8.如權利要求1至4中的任何一項所述的接收裝置，其特征在于，所述第1同步電路構成有鎖相環(huán)電路，所述第2同步電路包括構成有被共用的所述低通濾波器的延遲鎖定環(huán)電路。
9.如權利要求1至8中的任何一項所述的接收裝置，其特征在于，當假定所述第1時鐘信號的相數(shù)為n，所述第2時鐘信號的相數(shù)為m時，所述第2同步電路生成滿足下式1的具有相數(shù)m的所述第2時鐘信號n/m-1＜1/3 (式1)。
10.如權利要求1至8中的任何一項所述的接收裝置，其特征在于，當假定所述第1時鐘信號的相數(shù)為n，所述第2時鐘信號的相數(shù)為m時，所述第2同步電路生成滿足下式2的具有相數(shù)m的所述第2時鐘信號m/n-1＜1/3 (式2)。
11.如權利要求1所述的接收裝置，其特征在于，為了在與所述傳送時鐘周期保持同步的狀態(tài)下調整與所述傳送時鐘的相位關系，所述時鐘選擇電路根據(jù)來自所述變位量計算電路的輸出，選擇與所述傳送時鐘同步且相位發(fā)生了偏移的多個時鐘作為所述第2同步電路的輸入時鐘信號。
12.如權利要求1所述的接收裝置，其特征在于，具有質量值計算電路，其根據(jù)所述采樣數(shù)據(jù)，計算出與所述串行傳送數(shù)據(jù)有關的質量值。
13.一種接收裝置，其特征在于，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；多個解調電路，該解調電路分別具有第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與所述第1時鐘信號不同的第2時鐘信號；采樣寄存器，其根據(jù)所述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器進行采樣后的采樣數(shù)據(jù)，計算出所述串行傳送數(shù)據(jù)相對所述輸入時鐘信號的變位量；時鐘選擇電路，為了在所述第2同步電路保持與所述傳送時鐘周期同步的狀態(tài)下調整所述傳送時鐘的相位關系，其根據(jù)來自所述變位量計算電路的輸出，選擇與所述傳送時鐘同步且相位偏移的多個時鐘作為所述第2同步電路的輸入時鐘信號，分別設置在所述解調電路中的所述第2同步電路中的至少1個第2同步電路，根據(jù)從其它解調電路中的所述第2同步電路所具有的低通濾波器電路輸出的控制電壓，生成所述第2時鐘信號。
14.一種接收裝置，其特征在于，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；多個解調電路，該解調電路分別具有第2同步電路，其生成與傳送時鐘周期同步且輸出時鐘數(shù)與所述第1時鐘信號不同的第2時鐘信號；采樣寄存器，其根據(jù)所述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器進行采樣后的采樣數(shù)據(jù)，計算出所述串行傳送數(shù)據(jù)相對所述輸入時鐘信號的變位量；時鐘選擇電路，為了在所述第2同步電路保持與所述傳送時鐘周期同步的狀態(tài)下調整與所述傳送時鐘的相位關系，其根據(jù)來自所述變位量計算電路的輸出，選擇與所述傳送時鐘同步且相位發(fā)生了偏移的多個時鐘作為所述第2同步電路的輸入時鐘信號，分別設置在所述解調電路中的所述第2同步電路中的至少1個具有低通濾波器電路，將該低通濾波器電路的輸出提供到其它解調電路，并且根據(jù)從所述低通濾波器輸出的控制電壓，生成所述第2時鐘信號。
15.一種接收裝置，其特征在于，具有第1同步電路，其生成與傳送時鐘周期同步的第1時鐘信號；控制電壓輸出電路，其輸出用于生成第2時鐘信號的控制電壓，該第2時鐘信號與傳送時鐘周期同步且輸出時鐘數(shù)與所述第1時鐘信號不同；解調電路，該解調電路具有第2同步電路，其根據(jù)從所述控制電壓輸出電路輸出的所述控制電壓，生成所述第2時鐘信號；采樣寄存器，其根據(jù)所述第1和第2時鐘信號，對串行傳送數(shù)據(jù)進行采樣；變位量計算電路，其根據(jù)由該采樣寄存器進行采樣后的采樣數(shù)據(jù)，計算出所述串行傳送數(shù)據(jù)相對所述輸入時鐘信號的變位量；時鐘選擇電路，為了在所述第2同步電路保持與所述傳送時鐘周期同步的狀態(tài)下調整與所述傳送時鐘的相位關系，其根據(jù)來自所述變位量計算電路的輸出，選擇與所述傳送時鐘同步且相位發(fā)生了偏移的多個時鐘作為所述第2同步電路的輸入時鐘信號。
全文摘要
接收裝置(5000)具有共用電路(2)和3個解調電路(3A、3B、3C)。解調電路(3A)具有第2同步電路(30)、時鐘選擇電路(25)、采樣寄存器(28)、校準計算電路(40)、解碼電路(50)、本地緩沖器(26)。此外，第2同步電路(30)具有相位檢測器、低通濾波器(32)、電壓控制延遲電路(33)。其它的解調電路(3B、3C)共用解調電路(3A)的第2同步電路(30)中的相位檢測器(31)和低通濾波器(32)的構成。從而，在解調電路(3B、3C)中的第2同步電路(30a)中，不必設置相位檢測器(31)和低通濾波器(32)，由此可以縮小電路面積。
文檔編號H04L7/04GK1708939SQ200380102628
公開日2005年12月14日 申請日期2003年10月30日 優(yōu)先權日2002年10月31日
發(fā)明者岡村淳一 申請人:哉英電子股份有限公司