專利名稱：實現(xiàn)高速時分交換的電路模塊的制作方法
技術領域：
本發(fā)明涉及SDH寬帶交換技術領域，特別是SDH交叉連接設備中實現(xiàn)高速時分交換的電路模塊。
背景技術：
SDH作為一種全新的網(wǎng)絡傳輸體制，自從20世紀90年代出現(xiàn)以來，SDH網(wǎng)絡以其靈活性和方便性等各個方面的優(yōu)越性，迅速成為通信網(wǎng)絡的骨干網(wǎng)絡。隨著超大規(guī)模集成電路和SDH技術的發(fā)展，數(shù)字交叉連接設備的容量越來越大，速率在不斷提高，這也為數(shù)字交叉連接的芯片設計提出了新的課題。
SDH數(shù)字交叉連接設備(SDXC)就是一種重要的SDH網(wǎng)絡設備。它完成不同高速信號支路信號間的交換，可提供按G.707構成的VC之間端口的透明連接和再連接。SDH數(shù)字交叉連接設備的核心是交叉連接芯片。
SDH數(shù)字交叉連接目前多采用電路交換技術，現(xiàn)代的數(shù)字交換網(wǎng)絡的組成方式分為空間分割方式和時間分割方式，電路交換利用這兩種技術可構成單T時分交換、空分交換、T-S-T三級交換及多級交換等形式。系統(tǒng)容量小時，采用單級交換即可實現(xiàn)；對于大容量系統(tǒng)多采用多級交換的形式。
傳統(tǒng)的時分交換的實現(xiàn)原理采用一塊數(shù)據(jù)存儲器，在每一個時鐘的上升沿按時序地址順序?qū)懭霐?shù)據(jù)，在每一個時鐘的下降沿以控制存儲器的輸出為讀出地址讀出數(shù)據(jù)，實際上時鐘相當于翻倍，對于低速率交換采用傳統(tǒng)交換原理是可以實現(xiàn)的。但對于高速SDH交叉而言，采用傳統(tǒng)方法電路實現(xiàn)對時鐘要求過高，電路功耗高，難于保證數(shù)據(jù)的穩(wěn)定性，對于集成電路的投片生產(chǎn)成品率也低。
SDH幀內(nèi)的數(shù)據(jù)是按照字節(jié)排列的，因此要交換的信息也必須是按字節(jié)(時隙)交換。對于STM-16高速鏈路，交換粒度不同，交換時隙的個數(shù)也就不同。STM-16以STM-1為交換粒度時，把SMT-16內(nèi)每個STM-1看成一個時隙，則單條STM-16內(nèi)部就包含16個時隙。交換粒度越小，對應的時隙個數(shù)就越多。鏈路2.5G串行數(shù)據(jù)經(jīng)串并變換，如果按字節(jié)存放，并行速率是311M，集成電路設計時內(nèi)部各路數(shù)據(jù)必須高于350M以上方可保證311M并行數(shù)據(jù)的穩(wěn)定。在FPGA或ASIC內(nèi)這么高速率的多路并行數(shù)據(jù)是難于實現(xiàn)的，而且，在高速SDH芯片中，外圍時鐘多選用155M時鐘，因此，必須降低數(shù)據(jù)速率，通過增加數(shù)據(jù)寬度，使得串并變換的數(shù)據(jù)寬度是16位，數(shù)據(jù)速率是155M，但要實現(xiàn)的目標是必須按字節(jié)(時隙)交換，不能以16位為單位進行交換，必須是一個時鐘周期交換兩個時隙，因而16位數(shù)據(jù)如何按時隙交換就是我們面臨和解決的一個課題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種實現(xiàn)高速時分交換的電路模塊，從而解決高速大容量SDH交叉中面臨單個時鐘周期實現(xiàn)雙時隙交換的實際問題，通過該電路模塊可降低電路功耗，還可以提高工作可靠性。
本發(fā)明目的是以下述方式實現(xiàn)的一種實現(xiàn)高速時分交換的電路模塊，包括奇偶兩塊數(shù)據(jù)存儲器、控制存儲器、時序電路和選擇器，在高速時分交換中，同步后的16位并行數(shù)據(jù)連接奇偶兩塊數(shù)據(jù)存儲器的輸入端，時序電路產(chǎn)生的順序信號連接數(shù)據(jù)存儲器的寫入地址端口，控制存儲器數(shù)據(jù)輸入端和寫入地址端與處理機連接，時序電路產(chǎn)生的順序信號連接控制存儲器的讀出地址端口，控制存儲器的輸出端連接奇偶兩塊數(shù)據(jù)存儲器的讀出地址端和選擇器的選擇端，兩塊數(shù)據(jù)存儲器的16位數(shù)據(jù)輸出端連接選擇器輸入端，選擇器輸出端輸出16位并行數(shù)據(jù)。
時序電路產(chǎn)生的順序信號的最高位經(jīng)反向器反向后作為數(shù)據(jù)存儲器讀出地址的最高位連接數(shù)據(jù)存儲器的讀出地址端。
時序電路產(chǎn)生數(shù)據(jù)存儲器的寫地址及控制存儲器的讀地址，時序電路產(chǎn)生的順序?qū)懙刂沸盘柋葧r序電路產(chǎn)生的順序讀地址信號晚兩個時鐘周期。
高速SDH采用本發(fā)明可完成單條鏈路內(nèi)時隙交換，在SDH交叉芯片中多條鏈路可采用T-S-T三級交叉實現(xiàn)。該電路在系統(tǒng)中運行非常穩(wěn)定，三級交叉電路使用現(xiàn)場可編程門陣列(FPGA)實現(xiàn)后，在40Gbit/S的SDH交叉設備上進行了測試，結(jié)果表明該電路的功能完全滿足國際電信聯(lián)盟有關SDH的標準G.707的要求，能夠?qū)崿F(xiàn)單向、雙向、一點對多點及廣播的交叉連接能力，可以建立連接，也可以拆除連接。通過在實際系統(tǒng)的測試，各項功能及性能指標均符合要求。本發(fā)明可用于解決大容量高速SDH交叉連接的難題，也可推廣應用于各種交換場合，該芯片可廣泛用于光纖、微波通信傳輸及接入網(wǎng)等系統(tǒng)中。


圖1為本發(fā)明電路組成框圖。
圖2為本發(fā)明電路原理圖。
圖3為雙端口RAM存儲器電路圖。
圖4為二選一選擇器電路圖。
圖5為D觸發(fā)器電路圖。
圖6為同步計數(shù)器電路圖。
圖7為T-S-T交換網(wǎng)絡框圖。
具體實施例方式
為實現(xiàn)16位數(shù)據(jù)按時隙交換，必須把16位數(shù)據(jù)同時存入兩塊數(shù)據(jù)存儲器，由控制存儲器的輸出選擇兩塊數(shù)據(jù)存儲器的輸出，這樣我們就能實現(xiàn)信息按字存放按時隙交換的目的。
本發(fā)明電路組成框圖如圖1所示，一種實現(xiàn)高速時分交換的電路模塊，包括奇偶兩塊數(shù)據(jù)存儲器DM、控制存儲器CM、時序電路CM-RA、DM-WA和選擇器SEL，在高速時分交換中，同步后的16位并行數(shù)據(jù)連接奇偶兩塊數(shù)據(jù)存儲器DM的輸入端，時序電路DM-WA產(chǎn)生的順序?qū)懙刂沸盘朤S_DM_WA連接數(shù)據(jù)存儲器DM的寫入地址端口W，控制存儲器CM數(shù)據(jù)輸入端和寫入地址端W與處理機MPU連接，時序電路CM-RA產(chǎn)生的順序讀地址信號TS_CM_RA連接控制存儲器CM的讀出地址端口R，控制存儲器CM的輸出端連接奇偶兩塊數(shù)據(jù)存儲器DM的讀出地址端R和選擇器SEL的選擇端，兩塊數(shù)據(jù)存儲器DM的16位數(shù)據(jù)輸出端連接選擇器SEL輸入端，選擇器SEL輸出端輸出16位并行數(shù)據(jù)。
同步后的16位并行數(shù)據(jù)按時序電路DM_WA產(chǎn)生的順序地址TS_DM_WA寫入奇偶兩塊數(shù)據(jù)存儲器DM，控制存儲器CM寫入按處理機MPU送來的地址CM_WA寫入數(shù)據(jù)，控制存儲器CM按時序電路CM_RA產(chǎn)生的順序地址TS_CM_RA讀出數(shù)據(jù)?？刂拼鎯ζ鰿M輸出的數(shù)據(jù)作為數(shù)據(jù)存儲器的讀出地址TS_CM_RA，從而達到時隙交換的目的。兩塊數(shù)據(jù)存儲器DM分別輸出16位數(shù)據(jù)，通過選擇器SEL得到交換后的16位并行數(shù)據(jù)。各部分功能作用說明如下●數(shù)據(jù)存儲器DM數(shù)據(jù)存儲器DM由兩塊雙端口RAM實現(xiàn)，按照順序?qū)懭?、控制讀出的方式工作，接收同步的16位并行輸入數(shù)據(jù)，同時寫入奇偶兩塊數(shù)據(jù)存儲器相同地址。由時序電路DM_WA產(chǎn)生順序?qū)懭氲刂稵S_DM_WA；控制存儲器CM的輸出作為奇偶兩塊數(shù)據(jù)存儲器DM的讀出地址TS_DM_RA，數(shù)據(jù)存儲器DM讀出數(shù)據(jù)的最高位地址由寫入地址的最高位取反得到，這樣并行數(shù)據(jù)按順序?qū)懭霐?shù)據(jù)存儲器DM上半部分，控制存儲器CM輸出的數(shù)據(jù)作為地址選擇讀出數(shù)據(jù)存儲器DM的后半部分，反之亦然，這樣寫入和讀出相差一個交換幀，讀出的是穩(wěn)定而可靠的數(shù)據(jù)。
●控制存儲器CM控制存儲器CM由雙端口RAM實現(xiàn)，控制存儲器CM以控制寫入、順序讀出方式工作?？刂拼鎯ζ鰿M的數(shù)據(jù)是由處理機MPU接口控制寫入；控制存儲器CM的讀出地址TS_CM_RA由時序電路CM_RA產(chǎn)生?？刂拼鎯ζ鰿M讀出的數(shù)據(jù)作為奇偶兩塊數(shù)據(jù)存儲器DM的讀出地址TS_DM_RA，其中兩位作為選擇器SEL的選擇位。
●選擇器SEL由控制存儲器CM輸出的數(shù)據(jù)的兩位(DATA_SEL[1:0])分別從奇偶兩塊數(shù)據(jù)存儲器DM的輸出中選擇需要的數(shù)據(jù)作為本模塊的輸出，即從奇數(shù)據(jù)存儲器DM輸出的16位數(shù)據(jù)中選擇8位作為并行輸出的低8位，從偶數(shù)據(jù)存儲器DM輸出的16位數(shù)據(jù)中選擇8位作為并行輸出的高8位。
●時序電路時序電路CM_RA、DM_WA產(chǎn)生控制存儲器CM的讀出地址TS_CM_RA和數(shù)據(jù)存儲器DM的寫入地址TS_DM_WA，但這兩者有所區(qū)別，由于控制存儲器CM讀出有延時，故數(shù)據(jù)存儲器DM的寫入地址比控制存儲器CM讀出地址晚兩個時鐘周期。
本發(fā)明電路實現(xiàn)原理如圖2～6所示接口說明表1，模塊接口及內(nèi)部信號說明

注1、正常工作時，控制存儲器CM的寫使能信號cm_wr_en受處理機控制有效，控制存儲器CM的讀使能及數(shù)據(jù)存儲器DM的讀寫使能信號均為高，一直有效。
在SDH幀結(jié)構中，單個STM-16鏈路由16個STM-1按字節(jié)復用構成，這樣我們可以采用16個時隙作為一個交換幀，就可實現(xiàn)STM-16幀按STM-1粒度的交換。外時鐘使用155M，為了降低內(nèi)部并行數(shù)據(jù)的傳輸速率，內(nèi)部并行數(shù)據(jù)我們采用16位的數(shù)據(jù)寬度。在電路設計時，考慮到SDH速率高的特點，使用雙端口RAM完成寫入、讀出的分開控制。各部分電路及工作原理描述如下。
數(shù)據(jù)存儲器DM由兩塊存儲器DM0及DM1構成，每塊存儲器DM0及DM1內(nèi)部由16個單元構成，每個存儲單元為16位。寫入地址由外部時序電路DM-WA產(chǎn)生的4位地址ts_dm_wa[3:0]構成，16位并行數(shù)據(jù)d_in[15:0]按寫入地址順序同時寫入兩塊數(shù)據(jù)存儲器DM0及DM1。寫入地址的最高位ts_dm_wa[3:3]經(jīng)反向器C0輸出作為讀出的最高位地址，ts_dm_wa[3:3]位為0時，并行數(shù)據(jù)按順序?qū)懭肭?個單元，同時該信號取反作為讀出地址的最高位，按控制存儲器CM輸出的數(shù)據(jù)選擇讀出后8個單元；ts_dm_wa[3:3]位為1時，并行數(shù)據(jù)按順序?qū)懭牒?個單元，同時該信號取反作為讀出地址的最高位，按控制存儲器CM輸出的數(shù)據(jù)選擇讀出前8個單元。這樣讀出與寫入數(shù)據(jù)至少相差一個交換幀，而且同時進行。順序?qū)懭肭?個存儲單元某個單元時，讀出的是后8個存儲單元的某個單元，反之亦然，這樣讀出的數(shù)據(jù)是很穩(wěn)定的?？刂拼鎯ζ鰿M讀出的數(shù)據(jù)經(jīng)ETD_OTD_GEN電路選擇輸出otd_sel[3:1]、etd_sel[3:1]分別作為兩塊數(shù)據(jù)存儲器DM的低3位讀出地址，這樣就可按奇地址和偶地址讀出數(shù)據(jù)存儲器DM的內(nèi)容，再經(jīng)過選擇器SEL選擇即可實現(xiàn)時隙交換的目標。
選擇器SEL由DM_LOW8_SEL、DM_HIGH8_SEL及D_OUT_SEL組成，選擇器的工作過程，dm_low_sel信號為0，DM_LOW8_SEL模塊從輸入的16位數(shù)據(jù)d_sel2low[15:0]中選擇低8位作為輸出的d_out[7:0]數(shù)據(jù)；dm_low_sel信號為1，DM_LOW8_SEL模塊從輸入的16位數(shù)據(jù)d_sel2low[15:0]中選擇高8位作為輸出的d_out[7:0]數(shù)據(jù)。DM_HIGH8_SEL模塊與DM_LOW8_SEL模塊控制過程相同。D_OUT_SEL模塊實現(xiàn)的功能，奇偶地址的最低位經(jīng)過鎖存作為數(shù)據(jù)輸出的選擇信號。
控制存儲器CM由存儲器CM及ETD_OTD_GEN組成，存儲器CM內(nèi)部由16個存儲單元構成，每個存儲單元為16位。存儲器CM寫入地址的低3位cm-wa[2:0]來自處理機MPU控制的寄存器輸出，PAGE作為控制存儲器CM輸入的頁面選擇信號，PAGE充當寫入的第4位地址，PAGE為0寫入前8個單元；PAGE為1寫入后8個單元。存儲器CM讀出地址的低3位地址ts_cm_ra[2:0]由時序電路提供，active_sel作為控制存儲器的輸出頁面選擇信號，active_sel充當讀出的第4位地址，active_sel為0讀出前8個單元；active_sel為1讀出后8個單元。ETD_OTD_GEN模塊從16位數(shù)據(jù)中選擇8位作為數(shù)據(jù)存儲器DM的輸出地址信號，otd_sel[3:0]，對應控制存儲器CM讀出數(shù)據(jù)的bit3～0，作為奇時隙選擇信號；etd_sel[3:0]，對應控制存儲器CM讀出數(shù)據(jù)的bit11～8，作為偶時隙選擇信號，控制存儲器輸出數(shù)據(jù)的bit7～4及bit15～12位不用，如果要求時隙個數(shù)超過16時，就要使用bit7～4及bit15～12這些位。
該電路模塊在高速FPGA中得到驗證，本發(fā)明使用的數(shù)據(jù)存儲器DM0、DM1和控制存儲器CM使用FPGA中的雙口RAM資源構成，雙口RAM存儲器如圖3所示。數(shù)據(jù)存儲器DM使用雙端口RAM信號對應關系如表2所示；控制存儲器CM使用雙端口RAM信號對應關系如表3所示。D_OUT_SEL輸出數(shù)據(jù)選擇信號，這部分電路內(nèi)部由兩個D觸發(fā)器構成，D觸發(fā)器如圖5所示，其中D觸發(fā)器的CLK對應接clk_core信號，兩個D觸發(fā)器的輸入DATA分別接otd_sel
和etd_sel
信號，兩個D觸發(fā)器的輸出Q分別接dm_low_sel和dm_high_sel選擇信號。DM_LOW8_SEL、DM_HIGH8_SEL電路實現(xiàn)兩塊數(shù)據(jù)存儲器DM輸出數(shù)據(jù)的選擇，內(nèi)部均為圖4所示的二選一選擇器，DM_LOW8_SEL、DM_HIGH8_SEL電路使用二選一選擇器信號對應關系如表4所示。時序電路DM_WA和CM_RA產(chǎn)生數(shù)據(jù)存儲器DM的寫地址及控制存儲器DM的讀地址，內(nèi)部電路為圖6所示的計數(shù)器電路，但兩者也有區(qū)別。時序電路DM_WA內(nèi)部fp信號需要通過D觸發(fā)器鎖存兩次之后作為計數(shù)器的同步清除信號，時序電路CM_RA內(nèi)部fp信號直接作為計數(shù)器電路的同步清除信號，這樣時序電路DM_WA產(chǎn)生的順序地址信號比時序電路CM_RA產(chǎn)生的順序信號晚兩個周期，從而保證時序的正確；時序電路DM_WA為4位同步計數(shù)器，時序電路CM_RA為3位同步計數(shù)器。時序電路DM_WA和CM_RA使用同步計數(shù)器信號對應關系如表5所示。
表2數(shù)據(jù)存儲器使用雙端口RAM信號對應關系

表3控制存儲器使用雙端口RAM信號對應關系

表4DM_LOW8_SEL、DM_HIGH8_SEL電路使用二選一選擇器信號對應關系

表5DM_WA和CM_RA電路使用同步計數(shù)器信號對應關系

上述描述了單條2.5G鏈路的實現(xiàn)，本發(fā)明可作用于多條鏈路的SDH交叉芯片中，例如要實現(xiàn)40Gb/s容量交叉連接，接口速率采用2.5G的方式，交叉芯片接口有16條2.5G的高速SDH鏈路，對于這樣大容量的交叉連接，如果整個網(wǎng)絡采用單T結(jié)構，那么交換數(shù)據(jù)的速率是16*155M＝2.5G，這么高的并行數(shù)據(jù)數(shù)字電路采用FPGA或ASIC目前都是難以實現(xiàn)的。因此，交換結(jié)構采用T-S-T模式，具體實現(xiàn)結(jié)構如圖7所示。其中前T級由16個接收時隙交換模塊構成，每一個模塊使用本發(fā)明的電路模塊；后T級由16個發(fā)送時隙交換模塊構成，每一個模塊也使用本發(fā)明的電路模塊；中間空分交換部分實現(xiàn)鏈路之間的交叉連接。
權利要求
1.一種實現(xiàn)高速時分交換的電路模塊，包括奇偶兩塊數(shù)據(jù)存儲器(DM)、控制存儲器(CM)、時序電路(CM-RA、DM-WA)和選擇器(SEL)，其特征在于在高速時分交換中，同步后的16位并行數(shù)據(jù)連接奇偶兩塊數(shù)據(jù)存儲器(DM)的輸入端，時序電路(DM-WA)產(chǎn)生的順序?qū)懙刂沸盘?TS_DM_WA)連接數(shù)據(jù)存儲器(DM)的寫入地址端口(W)，控制存儲器(CM)數(shù)據(jù)輸入端和寫入地址端(W)與處理機(MPU)連接，時序電路(CM-RA)產(chǎn)生的順序讀地址信號(TS_CM_RA)連接控制存儲器(CM)的讀出地址端口(R)，控制存儲器(CM)的輸出端連接奇偶兩塊數(shù)據(jù)存儲器(DM)的讀出地址端(R)和選擇器(SEL)的選擇端，兩塊數(shù)據(jù)存儲器(DM)的16位數(shù)據(jù)輸出端連接選擇器(SEL)輸入端，選擇器(SEL)輸出端輸出16位并行數(shù)據(jù)。
2.如權利要求1所述的實現(xiàn)高速時分交換的電路模塊，其特征在于時序電路(DM-WA)產(chǎn)生的順序信號的最高位經(jīng)反向器反向后作為數(shù)據(jù)存儲器讀出地址的最高位連接數(shù)據(jù)存儲器(DM)的讀出地址端(R)。
3.如權利要求1或2所述的實現(xiàn)高速時分交換的電路模塊，其特征在于時序電路(DM_WA和CM_RA)產(chǎn)生數(shù)據(jù)存儲器的寫地址(TS_DM_WA)及控制存儲器的讀地址(TS_CM_RA)，時序電路(DM-WA)產(chǎn)生的順序?qū)懙刂沸盘?TS_DM_WA)比時序電路(CM-RA)產(chǎn)生的順序讀地址信號(TS_CM_RA)晚兩個時鐘周期。
全文摘要
一種實現(xiàn)高速時分交換的電路模塊，由奇偶兩塊數(shù)據(jù)存儲器和一塊控制存儲器、選擇器及時序電路構成。同步后的16位并行數(shù)據(jù)按時序電路產(chǎn)生的順序地址寫入奇偶兩塊數(shù)據(jù)存儲器，控制存儲器寫入按處理機送來的地址寫入數(shù)據(jù)，控制存儲器按時序電路產(chǎn)生的順序地址讀出數(shù)據(jù)?？刂拼鎯ζ鬏敵龅臄?shù)據(jù)作為數(shù)據(jù)存儲器的讀出地址，從而達到時隙交換的目的。兩塊數(shù)據(jù)存儲器分別輸出16位數(shù)據(jù)，通過選擇器得到交換后的16位并行數(shù)據(jù)。從而解決高速大容量SDH交叉中面臨單個時鐘周期實現(xiàn)雙時隙交換的實際問題，通過該電路結(jié)構可降低電路功耗，工作可靠性高，有利于提高集成電路的投片生產(chǎn)成品率。
文檔編號H04J3/24GK1595854SQ20041002630
公開日2005年3月16日 申請日期2004年7月7日 優(yōu)先權日2004年7月7日
發(fā)明者劉釗遠, 韓俊剛, 蔣林, 袁力行 申請人:西安郵電學院