專利名稱：總線要求控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及對用于要求總線權(quán)的請求信號(hào)進(jìn)行發(fā)送控制的總線要求控制電路。
背景技術(shù)：
作為對存儲(chǔ)器進(jìn)行存取的控制方法，有一種方法是在例如專利文獻(xiàn)1中提出的信號(hào)處理單元中，當(dāng)接收到來自通過總線與存儲(chǔ)控制器連接的各種信號(hào)處理電路(單元)的請求信號(hào)時(shí)，存儲(chǔ)控制器在輸出了請求信號(hào)的單元中選擇優(yōu)先度高的單元，向所選的單元供給被寫入在圖像存儲(chǔ)器中的圖像數(shù)據(jù)，進(jìn)行信號(hào)處理。
對于上述方法進(jìn)行進(jìn)一步說明。各單元大多都具有用于暫時(shí)保存從存儲(chǔ)器讀出或?qū)懭氲酱鎯?chǔ)器的數(shù)據(jù)的緩沖存儲(chǔ)器，根據(jù)該緩沖存儲(chǔ)器的空閑空間狀況而發(fā)出針對存儲(chǔ)器的存取要求。即，當(dāng)緩沖存儲(chǔ)器中有空閑空間時(shí)，發(fā)出上述請求信號(hào)并將從存儲(chǔ)器中讀出的數(shù)據(jù)儲(chǔ)存到緩沖存儲(chǔ)器。這種請求信號(hào)的輸出控制通過設(shè)置在各單元中的總線要求控制電路進(jìn)行。
其中，總線要求控制電路(SDRAM接口(I/F))具有例如圖5所示的構(gòu)成。圖5的總線要求控制電路由NOR電路101和觸發(fā)電路102構(gòu)成。在圖5的總線要求控制電路中，NOR(或非)電路101與表示上述緩沖存儲(chǔ)器的空閑空間狀態(tài)的信號(hào)(下面，稱作緩沖器狀態(tài)信號(hào))的輸入部和觸發(fā)電路102的輸出部相連接。另外，觸發(fā)電路102的置位端與NOR電路101的輸出部相連接。另外，觸發(fā)電路102的復(fù)位端子與來自未圖示的存儲(chǔ)控制器的要求許可信號(hào)的輸入部相連接。
這種總線要求控制電路以如下方式動(dòng)作。例如，如果將在緩沖存儲(chǔ)器已滿時(shí)的緩沖器狀態(tài)信號(hào)設(shè)為“1”，則NOR電路101僅在緩沖器狀態(tài)信號(hào)和觸發(fā)電路102的輸出都為“0”時(shí)輸出“1”。如果NOR電路101輸出“1”，則觸發(fā)電路102輸出“1”，請求信號(hào)的發(fā)送被許可。另外，當(dāng)觸發(fā)電路102被輸入了要求許可信號(hào)時(shí)，觸發(fā)電路102的輸出被復(fù)位為“0”。由此，單元再次檢查緩沖存儲(chǔ)器的空閑空間狀態(tài)，當(dāng)緩沖存儲(chǔ)器中有空閑空間時(shí)，輸出請求信號(hào)。圖6的流程圖中示出了這種動(dòng)作。即，在如圖5所示構(gòu)成的總線要求控制電路中，當(dāng)緩沖存儲(chǔ)器中有空閑空間時(shí)，連續(xù)發(fā)送請求信號(hào)。
特開2000-92375號(hào)公報(bào)在專利文獻(xiàn)1的方法中，當(dāng)把具有大容量的緩沖存儲(chǔ)器的單元的優(yōu)先度設(shè)定得較高時(shí)，當(dāng)該單元開始了數(shù)據(jù)的讀出時(shí)，在直到該單元的緩沖存儲(chǔ)器被充滿的期間，其他單元的對存儲(chǔ)器的存取便處于等待狀態(tài)。
例如，在電子照相機(jī)中所使用的各單元中的優(yōu)先度以如下方式設(shè)定對于用于將來自CCD的數(shù)據(jù)儲(chǔ)存到存儲(chǔ)器的CCD接口(I/F)和與來自視頻編碼器的同步信號(hào)同步從存儲(chǔ)器讀出顯示數(shù)據(jù)的視頻I/F等，因要求實(shí)時(shí)性而將優(yōu)先度設(shè)定得較高，而對于CPU、存儲(chǔ)介質(zhì)I/F以及圖像處理模塊等，將優(yōu)先度設(shè)定得較低。這里，視頻I/F具有用于實(shí)時(shí)地進(jìn)行圖像顯示的大容量的緩沖存儲(chǔ)器。如圖7所示，若視頻I/F收到來自視頻編碼器的垂直同步信號(hào)VD而開始從SDRAM中讀出數(shù)據(jù)，則在直至緩沖存儲(chǔ)器被充滿的期間內(nèi)，優(yōu)先度較低的CPU等的對存儲(chǔ)器的存取處于等待狀態(tài)。由此，會(huì)導(dǎo)致CPU等的處理能力降低、不能按時(shí)進(jìn)行實(shí)時(shí)處理的問題。

發(fā)明內(nèi)容
本發(fā)明就是鑒于上述問題而提出，其目的在于提供一種能夠進(jìn)行不會(huì)出現(xiàn)僅有優(yōu)先度較高的單元占據(jù)總線權(quán)的請求信號(hào)的輸出控制的總線要求控制電路。
為了達(dá)到上述目的，本發(fā)明第1實(shí)施方式的總線要求控制電路，向判優(yōu)電路發(fā)送用于要求總線權(quán)的請求信號(hào)，并且接收響應(yīng)被發(fā)送到所述判優(yōu)電路的所述請求信號(hào)而從所述判優(yōu)電路反饋來的要求許可信號(hào)，其特征在于，在從接收到所述要求許可信號(hào)至經(jīng)過了規(guī)定時(shí)間后進(jìn)行所述請求信號(hào)的發(fā)送。
另外，為了達(dá)到上述目的，本發(fā)明第2實(shí)施方式的總線要求控制電路，被設(shè)置在判優(yōu)電路中的優(yōu)先度高的信號(hào)處理電路中，向所述判優(yōu)電路發(fā)送用于要求總線權(quán)的請求信號(hào)，其特征在于，具有禁止向所述判優(yōu)電路發(fā)送所述請求信號(hào)的禁止單元；對將所述請求信號(hào)發(fā)送到所述判優(yōu)電路的時(shí)間進(jìn)行計(jì)數(shù)的計(jì)數(shù)單元；和許可單元，僅在所述禁止單元的所述請求信號(hào)發(fā)送的禁止?fàn)顟B(tài)被解除，且在所述計(jì)數(shù)單元中將所述請求信號(hào)發(fā)送到所述判優(yōu)電路的時(shí)間被計(jì)數(shù)時(shí)，才許可將所述請求信號(hào)發(fā)送到所述判優(yōu)電路。
根據(jù)第1和第2實(shí)施方式，由于通常不發(fā)送請求信號(hào)，因此不會(huì)出現(xiàn)僅有優(yōu)先度較高的單元占據(jù)總線權(quán)的情況。
根據(jù)本發(fā)明，可提供一種能夠進(jìn)行不會(huì)出現(xiàn)僅有優(yōu)先度較高的單元占據(jù)總線權(quán)的請求信號(hào)的輸出控制的總線要求控制電路。


圖1是表示用于說明本發(fā)明一實(shí)施方式的總線要求控制電路的電子照相機(jī)內(nèi)部的構(gòu)成的框圖。
圖2是表示用于說明本發(fā)明一實(shí)施方式的總線要求控制電路的視頻接口的內(nèi)部的構(gòu)成的圖。
圖3是表示作為本發(fā)明一實(shí)施方式的總線要求控制電路的SDRAM接口的構(gòu)成的圖。
圖4是用于說明視頻接口的動(dòng)作的時(shí)序圖。
圖5是表示現(xiàn)有例的總線控制電路的構(gòu)成的圖。
圖6是用于說明現(xiàn)有例的總線要求控制電路的動(dòng)作的時(shí)序圖。
圖7是表示現(xiàn)有例中各單元的優(yōu)先度與總線權(quán)之間的關(guān)系的圖。
圖中1共用總線；2判優(yōu)電路(判優(yōu)器)；3SDRAM控制器；4存儲(chǔ)器(SDRAM)；5CCD接口(I/F)；6CCD；7圖像處理模塊；8視頻接口(I/F)；9存儲(chǔ)介質(zhì)接口(I/F)；10存儲(chǔ)介質(zhì)；11CPU；11a寄存器；21緩沖存儲(chǔ)器；22SDRAM總線接口(I/F)；23SDRAM地址計(jì)數(shù)器；31NOR電路；32觸發(fā)電路；33AND電路；34計(jì)數(shù)器；35a、35b比較電路。
具體實(shí)施例方式
下面，參照附圖對本發(fā)明的實(shí)施方式進(jìn)行說明。
圖1是表示用于說明本發(fā)明一實(shí)施方式的總線要求控制電路的電子照相機(jī)內(nèi)部的構(gòu)成的框圖。
在圖1中，共用總線1上連接了判優(yōu)電路(判優(yōu)器)2、CCDI/F5、圖像處理模塊7、視頻I/F8、存儲(chǔ)介質(zhì)I/F9和CPU11等單元。
判優(yōu)器2當(dāng)收到來自圖1的多個(gè)單元的請求信號(hào)(下面，稱作Req信號(hào))時(shí)，鑒別各單元的優(yōu)先度，并對優(yōu)先度最高的單元賦予總線權(quán)。此時(shí)，向賦予總線權(quán)的單元反饋要求許可信號(hào)(下面，稱作Ack信號(hào))。進(jìn)而，當(dāng)來自各單元的要求為數(shù)據(jù)的讀取要求時(shí)，通過SDRAM控制器3讀出被儲(chǔ)存在存儲(chǔ)器(SDRAM)4的規(guī)定地址中的讀取數(shù)據(jù)，并將讀出的讀取數(shù)據(jù)與數(shù)據(jù)有效信號(hào)(下面，稱作Valid信號(hào))一并輸出。
CCDI/F5與CCD6連接。CCD6通過對由未圖示的攝影光學(xué)系統(tǒng)成像的被照體光束進(jìn)行光電轉(zhuǎn)換而獲得圖像信號(hào)。這里，把所得到的圖像信號(hào)在未圖示的預(yù)處理電路中進(jìn)行預(yù)處理。進(jìn)行預(yù)處理所得的圖像數(shù)據(jù)通過CCDI/F5被寫入SDRAM4。
圖像處理模塊7從SDRAM4中讀出圖像數(shù)據(jù)，對讀出的圖像數(shù)據(jù)進(jìn)行公知的圖像處理。由圖像處理模塊7處理的圖像數(shù)據(jù)被再次寫入SDRAM4。
視頻I/F8通過未圖示的視頻編碼器與TFT等顯示單元連接。視頻I/F8與來自未圖示的視頻編碼器的同步信號(hào)同步地讀出被寫入SDRAM4中的圖像數(shù)據(jù)。在視頻編碼器中將通過視頻I/F8讀出的圖像數(shù)據(jù)轉(zhuǎn)換成NTSC等影像信號(hào)，并將圖像顯示在TFT等顯示單元上。
存儲(chǔ)介質(zhì)I/F9與存儲(chǔ)卡等存儲(chǔ)介質(zhì)10連接。存儲(chǔ)介質(zhì)I/F9讀出被寫入SDRAM4中的圖像數(shù)據(jù)，并將讀出的圖像數(shù)據(jù)儲(chǔ)存在存儲(chǔ)介質(zhì)10中。
CPU11對該電子照相機(jī)進(jìn)行總體控制。針對SDRAM4，可寫入或讀出由CPU11實(shí)施控制時(shí)的各種數(shù)據(jù)。并且，在CPU11中設(shè)有寄存器11a，在該寄存器中，作為寄存器設(shè)定值而保存有將在后面詳述的請求間隔等。
圖2是表示視頻I/F8的內(nèi)部構(gòu)成的圖。在圖2中，在視頻I/F8中設(shè)有緩沖存儲(chǔ)器21、作為總線要求控制電路的SDRAM總線I/F22和SDRAM地址計(jì)數(shù)器23。
緩沖存儲(chǔ)器21用于暫時(shí)保存從SDRAM4讀出的讀取數(shù)據(jù)(圖像數(shù)據(jù))。并且，緩沖存儲(chǔ)器21在接收到來自SDRAM控制器3的Valid(有效)信號(hào)后，判斷從SDRAM4讀出的讀取數(shù)據(jù)的有效部分并將有效的部分的數(shù)據(jù)進(jìn)行保存。進(jìn)而，緩沖存儲(chǔ)器21將表示緩沖的空閑空間狀態(tài)的緩沖器狀態(tài)信號(hào)發(fā)送到SDRAM總線I/F22。
其中，在視頻I/F8中采用了較大容量的緩沖存儲(chǔ)器，以便能夠?qū)崟r(shí)地將圖像數(shù)據(jù)發(fā)送到視頻編碼器。
SDRAM總線I/F22根據(jù)緩沖存儲(chǔ)器21的空閑空間狀態(tài)將Req(請求)信號(hào)發(fā)送到判優(yōu)器2。另外，SDRAM總線I/F22向SDRAM地址計(jì)數(shù)器23發(fā)送計(jì)數(shù)啟動(dòng)信號(hào)。
SDRAM地址計(jì)數(shù)器23在接收到來自SDRAM總線I/F22的計(jì)數(shù)啟動(dòng)信號(hào)后，將指定儲(chǔ)存有從SDRAM4讀出的數(shù)據(jù)的地址的SDRAM地址信號(hào)發(fā)送到判優(yōu)器2。
圖3是表示本發(fā)明一實(shí)施方式的SDRAM總線I/F22的內(nèi)部構(gòu)成的圖。圖3的SDRAM總線I/F22由NOR電路31、觸發(fā)電路32、AND電路33、計(jì)數(shù)器34和比較電路35a、35b構(gòu)成。在圖3的SDRAM總線I/F22中，作為禁止單元的NOR電路31的輸入部與上述緩沖器狀態(tài)信號(hào)的輸入部和觸發(fā)電路32的輸出部連接。另外，觸發(fā)電路32的set(置位)端子與NOR電路31的輸出部連接，觸發(fā)電路32的rst(復(fù)位)端子與輸入來自判優(yōu)器2的Ack(確認(rèn))信號(hào)的輸入部連接。觸發(fā)電路32的輸出部與作為許可單元的AND電路33的一個(gè)輸入部連接。
在圖3中，作為計(jì)數(shù)單元的計(jì)數(shù)器34的開始(Start)端子與輸入來自判優(yōu)器2的Ack信號(hào)的輸入部連接。計(jì)數(shù)器34的輸出部與比較電路35a的一個(gè)輸入部和比較電路35b的一個(gè)輸入部連接。
比較電路35a比較計(jì)數(shù)器34的輸出是否等于0。比較電路35a的輸出部與AND電路33的另一個(gè)輸入部連接。另外，比較電路35b比較計(jì)數(shù)器34的輸出是否與作為保存在CPU11內(nèi)部的寄存器11a的寄存器設(shè)定值一致。另外，比較電路35b的輸出與計(jì)數(shù)器34的清零/停止(clear/stop)端子連接。
這里，請求間隔是指用于預(yù)先設(shè)定從接受發(fā)送給判優(yōu)器2的Req信號(hào)起(從反饋了Ack信號(hào)起)至由SDRAMI/F22發(fā)送下一個(gè)Req信號(hào)的期間的值。在本發(fā)明的一實(shí)施方式中，在請求間隔的期間內(nèi)，即使緩沖存儲(chǔ)器中有空閑空間也禁止發(fā)送Req信號(hào)。另外，即使在請求間隔的期間外，當(dāng)緩沖存儲(chǔ)器中沒有空閑空間時(shí)，禁止發(fā)送Req信號(hào)。
這種SDRAM總線I/F22進(jìn)行如下的動(dòng)作。例如，在設(shè)緩沖存儲(chǔ)器已滿時(shí)的緩沖器狀態(tài)信號(hào)為“1”時(shí)，NOR電路31僅在緩沖器狀態(tài)信號(hào)和觸發(fā)電路32的輸出都為“0”時(shí)輸出“1”。若從NOR電路31輸出“1”，則觸發(fā)電路32向AND電路33輸出“1”。
另一方面，計(jì)數(shù)器34收到Ack信號(hào)而開始計(jì)數(shù)。比較電路35a和比較電路35b比較計(jì)數(shù)器34的輸出值和各自所被賦予的規(guī)定值。另外，觸發(fā)電路32在接收到Ack信號(hào)后向AND電路33輸出“0”。
比較電路35a比較計(jì)數(shù)器34的輸出和規(guī)定值“0”，且僅在計(jì)數(shù)器34的輸出為“0”時(shí)向AND電路33輸出“1”。此時(shí)，若觸發(fā)電路32的輸出為“1”，則AND電路33輸出“1”。結(jié)果，Req信號(hào)被許可發(fā)送。
另外，比較電路35b比較計(jì)數(shù)器34的輸出和上述寄存器設(shè)定值(請求間隔)，且僅在計(jì)數(shù)器34的輸出與請求間隔一致時(shí)輸出“1”。由此，計(jì)數(shù)器34的計(jì)數(shù)停止，并且計(jì)數(shù)器34的輸出復(fù)位至0。
在圖4的時(shí)序圖中表示以上的動(dòng)作。另外，在圖4中示出了與Req信號(hào)一起發(fā)送給判優(yōu)器2的SDRAM地址信號(hào)、從SDRAM4讀出的讀取信號(hào)、和Valid信號(hào)的時(shí)序。如圖4所示，在本發(fā)明的一實(shí)施方式中，即使緩沖存儲(chǔ)器存在空閑空間，且在NOR電路31中解除了Req信號(hào)的發(fā)送的禁止?fàn)顟B(tài)的期間時(shí)，在該期間處于請求間隔的期間(圖中interval_cnt期間)內(nèi)的情況下，仍不許可Req信號(hào)的發(fā)送。因此，判優(yōu)器2可利用請求間隔的期間對其余的優(yōu)先度較低的單元賦予總線權(quán)。
另外，在圖4的例中，請求間隔為7，即寄存器11a的設(shè)定值為7，但該設(shè)定值為調(diào)整值，可根據(jù)產(chǎn)品的規(guī)格等而適當(dāng)改變。
以上，根據(jù)實(shí)施方式對本發(fā)明進(jìn)行了說明，但本發(fā)明不限于上述的實(shí)施方式，在本發(fā)明的主題范圍內(nèi)可進(jìn)行各種變化或應(yīng)用。
例如，在上述的實(shí)施方式中是將具有緩沖存儲(chǔ)器的視頻I/F為例，對總線要求控制電路的動(dòng)作進(jìn)行了說明，但對于如不具有緩沖存儲(chǔ)器的裝置也可應(yīng)用上述的總線要求控制電路的技術(shù)。另外，當(dāng)然可將在本發(fā)明一實(shí)施方式中說明的總線要求控制電路適用到電子照相機(jī)以外。本發(fā)明的一實(shí)施方式的技術(shù)當(dāng)適用在如視頻I/F相對判優(yōu)器的優(yōu)先度高，且具有較大容量的緩沖存儲(chǔ)器的裝置時(shí)，可獲得特別好的效果。
并且，在上述的實(shí)施方式中包括了各種階段的發(fā)明，且通過適當(dāng)組合所公開的多個(gè)構(gòu)成要素，可得出各種發(fā)明。例如，即使從實(shí)施方式中的全部構(gòu)成要素中除去若干個(gè)構(gòu)成要素，也可解決發(fā)明所要解決的問題中所述的問題，并且在可以獲得發(fā)明效果中所述的效果的情況下，除去了該構(gòu)成要素的構(gòu)成也可作為發(fā)明。
權(quán)利要求
1.一種總線要求控制電路，被設(shè)置在判優(yōu)電路中的優(yōu)先度較高的信號(hào)處理電路中，其特征在于，具有請求信號(hào)發(fā)送部，向所述判優(yōu)電路發(fā)送用于要求總線權(quán)的請求信號(hào)；和要求許可信號(hào)接收部，接收響應(yīng)被發(fā)送到所述判優(yōu)電路的所述請求信號(hào)而從所述判優(yōu)電路反饋來的要求許可信號(hào)，在從接收所述要求許可信號(hào)接受部接收到所述要求許可信號(hào)起經(jīng)過了規(guī)定的時(shí)間后，進(jìn)行從所述請求信號(hào)發(fā)送部的所述請求信號(hào)的發(fā)送。
2.根據(jù)權(quán)利要求1所述的總線要求控制電路，其特征在于，還具有計(jì)數(shù)部，在接收到所述要求許可信號(hào)而開始計(jì)數(shù)，在計(jì)數(shù)至計(jì)數(shù)值的上限值時(shí)結(jié)束所述計(jì)數(shù)，所述規(guī)定時(shí)間是從所述計(jì)數(shù)部開始計(jì)數(shù)起到結(jié)束所述計(jì)數(shù)為止的時(shí)間。
3.根據(jù)權(quán)利要求1所述的總線要求控制電路，其特征在于，還具有計(jì)數(shù)部，通過接收到所述要求許可信號(hào)而開始計(jì)數(shù)，在計(jì)數(shù)至計(jì)數(shù)值的上限值時(shí)結(jié)束所述計(jì)數(shù)；和禁止部，在規(guī)定的禁止時(shí)間內(nèi)，禁止發(fā)送所述請求信號(hào)，所述規(guī)定時(shí)間是根據(jù)從所述計(jì)數(shù)部開始計(jì)數(shù)起到結(jié)束所述計(jì)數(shù)為止的時(shí)間和所述規(guī)定的禁止時(shí)間而設(shè)定的時(shí)間。
4.根據(jù)權(quán)利要求2或3所述的總線要求控制電路，其特征在于，所述計(jì)數(shù)部的計(jì)數(shù)值的上限值被設(shè)定為寄存器設(shè)定值。
5.根據(jù)權(quán)利要求3所述的總線要求控制電路，其特征在于，所述規(guī)定的禁止時(shí)間，是在設(shè)置在所述信號(hào)處理電路中的緩沖存儲(chǔ)器沒有空閑空間時(shí)，禁止向所述判優(yōu)電路發(fā)送所述請求信號(hào)的時(shí)間。
6.一種總線要求控制電路，被設(shè)置在判優(yōu)電路中的優(yōu)先度較高的信號(hào)處理電路中，其特征在于，具有請求信號(hào)發(fā)送部，向所述判優(yōu)電路發(fā)送用于要求總線權(quán)的請求信號(hào)；和要求許可信號(hào)接收部，接收響應(yīng)被發(fā)送到所述判優(yōu)電路的所述請求信號(hào)而從所述判優(yōu)電路反饋來的要求許可信號(hào)；第1禁止部，當(dāng)設(shè)在所述信號(hào)處理電路中的緩沖存儲(chǔ)器中沒有空閑空間時(shí)禁止向所述判優(yōu)電路發(fā)送所述請求信號(hào)；計(jì)數(shù)部，在接收到所述要求許可信號(hào)時(shí)開始計(jì)數(shù)，在計(jì)數(shù)至計(jì)數(shù)值的上限值時(shí)結(jié)束計(jì)數(shù)；第2禁止部，在接收到所述要求許可信號(hào)起到所述計(jì)數(shù)部結(jié)束計(jì)數(shù)為止的期間，禁止將所述請求信號(hào)發(fā)送給所述判優(yōu)電路；和許可部，僅在所述第1禁止部和所述第2禁止部的所述請求信號(hào)發(fā)送禁止被解除時(shí)，才許可向所述判優(yōu)電路發(fā)送所述請求信號(hào)。
7.根據(jù)權(quán)利要求6所述的總線要求控制電路，其特征在于，所述計(jì)數(shù)部的計(jì)數(shù)值的上限值被設(shè)定為寄存器設(shè)定值。
全文摘要
本發(fā)明提供一種總線要求控制電路，能夠進(jìn)行不會(huì)出現(xiàn)僅有優(yōu)先度較高的單元占據(jù)總線權(quán)的現(xiàn)象的請求信號(hào)的輸出控制。該電路設(shè)有在從接收到要求許可信號(hào)后至規(guī)定的請求間隔的期間內(nèi)進(jìn)行計(jì)數(shù)的計(jì)數(shù)器，在計(jì)數(shù)器的計(jì)數(shù)期間內(nèi)，不管緩沖存儲(chǔ)器的空閑空間狀態(tài)如何都禁止發(fā)送請求信號(hào)。另外，在計(jì)數(shù)器結(jié)束計(jì)數(shù)后，若緩沖存儲(chǔ)器中存在空閑空間，則向判優(yōu)器發(fā)送請求信號(hào)。
文檔編號(hào)H04N5/225GK1725809SQ20051008285
公開日2006年1月25日 申請日期2005年7月11日 優(yōu)先權(quán)日2004年7月22日
發(fā)明者中薗啟介, 上野晃 申請人:奧林巴斯株式會(huì)社