專利名稱：：數字時鐘劃分電路的制作方法
技術領域：
：本發(fā)明涉及用于劃分時鐘信號的邏輯電路，使得節(jié)點上的輸出在每時鐘周期可改變少于一次。
背景技術：
：大多數數字邏輯電路需要時鐘信號以與其他電路協同操作。在現代通信中尤為如此，其中信號采樣、信道反饋參數以及用于對所傳輸消息解擴和解碼的信息都高度依賴設備中的精確定時。在通信領域中，從模擬到數字的轉換通常描述為移動轉換器(用于發(fā)射的模擬到數字，以及用于接收的數字到模擬)盡可能地接近天線，接近意味著在電子路徑意義中。隨著電子子系統(tǒng)已經變得數字化，它們曰益與裝配式電路芯片集成。單純的互補金屬氧化物半導體(CMOS)處理正成為用于越來越多的應用的標準平臺，該應用包括用于射頻(RF)通信的硬件。隨著工程師們學著更精確地操縱晶片制造，CMOS硅處理的線寬繼續(xù)縮小。其導致單個芯片上更密集裝配的設備，其增加電子學速度，同時減小實現電子裝置的物理大小并且減少芯片成本。RFASIC中的一個電子學瓶頸是在小于由高頻振蕩器輸出的頻率的頻率的時鐘信號的生成。在任一單獨電子設備中的許多不同的處理為了無縫實時通信而必須同步地操作，該處理例如移動臺的采樣和解碼處理。因此希望單個系統(tǒng)時鐘維持不同子電路中的同步操作，盡管那些子電路可以以不同的時鐘速度操作。通過為那些在小于振蕩器頻率的頻率操作的子電路劃分(divide)系統(tǒng)時鐘信號而獲得同步操作。例如，在2000年6月2日公開的共有國際專利公開號WO00/31885和無線通信系統(tǒng)中相關RF信號處理，描述了一種用于劃分合成器信號的劃分器(divider)，使得所接收的混合信號對應于所選擇的頻率接收帶。該參考文獻在此并入作為參考用于本發(fā)明的特定適當環(huán)境，如下文所描述。例如，4GHz合成器可以通過分別以二或四劃分而使得同一接收器能夠接收2GHz頻帶或者1GHz頻帶中的傳輸。在同一系統(tǒng)的傳輸期間，所公布的應用描述了用于劃分器的類似功能。在本領域中已知模擬劃分器，但其占據較大物理空間并且占用大量功率，這兩點對于移動技術設備為而言是不利的。它們經常要求作用一些偏壓，并且通常對處理偏差更敏感。相反地，傳統(tǒng)的數字劃分器遭遇信號不對稱，其中時鐘信號劃分器具有相位不平衡的(平衡為匹配的或者相反的相位)輸出。數字時鐘劃分器還具有展現的高噪聲、具有信號處理中強加的延遲以及與其他更多處理強度電路相比通常占用較大電流。出于上述原因，時鐘劃分繼續(xù)代表"數字革命"中的瓶頸。一種用于數字地劃分時鐘信號的周知的現有技術電路20示于圖1中。時鐘信號22驅動計時(clocked)存儲元件24(CME)。CME24位于具有反相器28的數據回路26中。沿著數據回路26的第一輸出節(jié)點30和第二輸出節(jié)點32分別用30和32標注。CME是例如觸發(fā)器電路，其中時鐘脈沖的上升沿致使存儲在觸發(fā)器中的數據位被輸出，以及同一時鐘脈沖的下降沿致使下一數據位被輸入并且存儲在其中。反相器是一種簡單的邏輯門，通常經由晶體管以CMOS實施。指示符"M，，表示存儲在圖1的CME24中的數據位。假設高數據狀態(tài)和低數據狀態(tài)分別是1和0，存儲在CME24中的初始數據位(例如，跟著時鐘的第一下降沿)為高(1)。在時鐘的下一上升沿上，高位(1)從CME24輸出并且位于第一輸出節(jié)點30,并且被輸入到反相器28,在該處其改變?yōu)榈?0)并且被輸出以位于第二輸出節(jié)點32。在時鐘的下一下降沿處，低位(0)從第二節(jié)點32輸入到CME24，并且第一節(jié)點30和第二節(jié)點32處的位保持不變。在時鐘的下一上升沿處，來自CME24的低數據位(0)被輸出到第一節(jié)點30，并且也在反相器28處反相以作為高位(1)位于第二節(jié)點32處。下文的真值表示出了上述結果并且明確了第一節(jié)點或者第二節(jié)點上的輸出是以時鐘信號速率的一半。通過使用多個計時存儲元件24,劃分系數可以從2增加到任何2的倍數(即4、6、8...)。奇數劃分(如3、5、7等)可以通過使用更復雜的反饋邏輯而獲得。然而，圖1的電路具有固有缺陷。隨著時鐘脈沖的每個上升沿，在具有反相器28的反相節(jié)點30中有延遲，導致第一節(jié)點和第二節(jié)點(30和32)處的輸出彼此異相。即時鐘的第一上升沿將第一節(jié)點從O改變?yōu)?，并且第二上升沿將第一節(jié)點從1改變?yōu)?;等等。所以輸入時鐘的兩個上升沿僅產生輸出時鐘處的一個上升沿(0到1)，其意味著輸出時鐘被以2劃分。<table>tableseeoriginaldocumentpage9</column></row><table>本領域所需要的是用于數字地劃分時鐘信號的一種電路和方法，其噪聲低、功耗低、適合于以任意分數對時鐘信號進行劃分，并且其保持電路的各種輸出之間的相位關系。如果電路在移動通信的實時信號處理中沒有強加電路延遲的情況下操作，以及如果其由已經使用的和容易制造的電路器件制成，則這種電路將尤其有益
發(fā)明內容本發(fā)明的一個方面是一種數字地劃分時鐘信號的方法。在該方法中，至少第一和第二計時存儲元件CME沿著數據回路串聯地布置。時鐘信號應用于第一和第二CME的每一個，盡管每個可以在整個時鐘信號的不同時鐘沿上操作。另外在該方法中，檢查存儲在第一和第二CME中的數字值之間的關系，其可以是存儲的數字值的、相位的值，或者這兩者的值。信號在小于時鐘信號的頻率從數據回路輸出。在另一方面中，本發(fā)明是一種數字時鐘劃分電路(dividingcircuit)，其具有數據回路，第一和第二節(jié)點、以及第一和第二計時存儲元件CME沿著該數據回路布置。輸出節(jié)點可以布置在CME之間或者可以是CME本身的數據存儲器。第一和第二CME彼此串聯，每個CME具有與沿著數據回路的其他CME的輸出相連接的輸入。多個或者許多其他CME對還可以沿著數據回路布置以i更實現不同的整數劃分因子(divisor),其具有或者沒有附加的輸出節(jié)點。電路還具有時鐘，該時鐘本身具有循環(huán)輸出，其輸入到第一和第二CME中的每一個，盡管其可以不是同一輸出(例如;^人同一時鐘到不同CME的不同時鐘沿)。CME之間的子電路限定路徑，該路徑與數據回路分開，該路徑具有與第一和第二節(jié)點相連接的第一和第二端。子電路用于針對存儲在第二CME中的數字值而檢查一次或者基于每次時鐘循環(huán)(其包括連續(xù)地監(jiān)控)檢查存儲在第一CME中的數字值。該才企查可以是單向的或者優(yōu)選地雙向的以<更相對于4皮此而交叉4企查存儲的數字值。在一些示例中，優(yōu)選的是子電路基于每個時鐘脈沖進行檢查。優(yōu)選地，四個CME沿著數據回路布置，以及四個輸出節(jié)點經由存儲內容檢查子電路被耦合成對置對。在另一方面中，本發(fā)明是一種無線收發(fā)器(wirelessradiotransceiver)，其具有與混頻器相連接的天線，以及具有與鎖相環(huán)連接的振蕩器的合成器。合成器的輸出與混頻器的輸入相連接，并且鎖相環(huán)具有反饋回路。反饋回路具有數字劃分器電路。數字劃分器電路具有至少兩個相對的計時存儲元件，它們沿著數據回路彼此相連接。每個存儲單元具有與振蕩器的輸出相連接的輸入。劃分器電路進一步具有提供路徑的存儲檢查電路，該路徑與數據回路相分離，通過該路徑可以針對沿著數據回路的第二節(jié)點處的數據值而檢查沿著數據回路的第一節(jié)點處的數據值。本發(fā)明的又一方面是一種無線收發(fā)器，其具有與混頻器相連接的天線，以及具有通過數字劃分器電路與混頻器的輸入相連接的輸出的振蕩器。數字劃分器電路具有至少兩個相對的計時存儲單元，它們沿著數據回路彼此連接，并且每個存儲單元具有與振蕩器的輸出相連接的輸入。劃分器電路進一步具有提供路徑的存儲檢查電路，該路徑與數據回路相分離，通過該路徑可以針對沿著數據回路的第二節(jié)點處的數據值而檢查沿著數據回路的第一節(jié)點處的數據值。在另一方面，本發(fā)明是一種直接轉換無線收發(fā)器，其具有用于接收RF信號的天線、具有與該天線相連接的混頻器、以及與劃分電路串聯的振蕩器，該振蕩器用于為混頻器提供對應于RF信號的載波頻率的頻率信號。在這方面，改進包括劃分電路具有至少兩個相對的計時存儲單元，其沿著數據回路彼此相連接。每個存儲單元具有與振蕩器的輸出相連接的輸入。劃分電路進一步具有存儲檢查電路，其具有路徑，該路徑與數據回路相分離，通過該路徑可以針對沿著數據回路的第二節(jié)點處的數據值而檢查沿著數據回路的第一節(jié)點處的數據值。在另一方面，本發(fā)明是一種數字時鐘劃分器電路，其包括多個計時反相器，它們沿著數據回路彼此串聯地布置。每個沿著數據回路的計時反相器在不同于每個相鄰計時反相器操作于其上的時鐘沿的正或負時鐘沿之一上操作。新電路進一步包括存儲檢查子電路，其連接在兩個非相鄰計時反相器的輸出之間。這些非相鄰計時反相器的每一個均在公共時鐘沿上操作。存儲檢查子電路用于比較那些非相鄰計時反相器的輸出。在又一方面，本發(fā)明是一種用于劃分輸出時鐘信號的方法。該方法包括對多個存儲元件施加時鐘信號，該存儲元件沿著數據回路彼此串聯地布置。在時鐘信號的每個沿上，第一數據位沿著串聯的存儲元件移動，第一數據位的值在每個時鐘沿上反相，并且第一數據位的相位在每個時鐘沿上移位。進而在該方法中，針對第二數據位的值來檢查第一數據位的值，其中第二數據位沿著數據回路的分離部分處串聯的存儲元件移動。根據指定實施，該檢查可以或者可以不發(fā)生在時鐘沿上，并且可以僅發(fā)生在電路的初始通電處。在任何實施中，當第一數據位到達沿著數據回路的輸出節(jié)點時，第一數據位被輸出。即使僅具有沿著電路布置的兩個存儲元件，輸出節(jié)點處輸出的數據位以時鐘信號速率的一半。根據電路范圍，該速率可以是時鐘信號速率的四分之一、八分之一等。參考結合附圖的下文描述，本發(fā)明的實施方式的這些和其他特征、方面以及優(yōu)勢將變得明顯。然而，應該理解到這些附圖僅為了說明而設計，而不是作為本發(fā)明界限的限定。圖1是現有技術時鐘劃分器的電路圖；圖2是根據本發(fā)明的優(yōu)選實施方式的時鐘劃分器的電路圖，其用于將信號劃分為二；圖3是示出了存儲內容檢查電路的一個實施的圖2的電路圖；圖4類似于圖3，但圖4具有對稱的檢查電路回路。具體實施方式以下縮寫在此公開中使用ASICC1K(P/N)CMECMOSIC專用集成電路時鐘(正沿/負沿)計時存〗渚元件互補金屬氧化物半導體.集成電路IP、IN同相信號(正和負)IV反相器IT三態(tài)反相器LO本地振蕩器M存儲器MCC存儲內容檢查電路N負P正QP、QN正交信號(正和負)圖2是根據本發(fā)明的優(yōu)選實施方式的時鐘劃分器電路40的電路圖。時鐘信號42分別輸入到第一44和第二48計時存儲元件CME1(44)和CME2(48)的每一個中。存儲元件是可以存儲離散信息的電子電路元件，并且CME具有時鐘作為輸入，使得不同的信息基于時鐘信號而存儲。第一44和第二48存儲元件沿著數據回路46布置，其限定了第一50和第二52節(jié)點，在該處的輸出可以被取出，其以小于輸入時鐘信號42的速率的速率計時。在圖2的電路中，如圖1的現有技術電路，每個節(jié)點50、52處的輸出信號的速率是輸入時鐘信號42的速率的一半。布置在存儲元件44、48之間的是存儲內容檢查塊(MCC)54，在下文將參考圖3詳細描述該電路，其是本發(fā)明的示例而不是窮舉。值得注意的是MCC54不沿著數據回路46放置，而沿著分離路徑56與CME44、CME48中的每一個相連接。分離路徑56是可識別的，因為除了通過CME44、CME48該分離路徑不與任何輸出節(jié)點50、52相連接。數據回路46是可識別的，因為其連接一個CME44、CME48的輸出到另一CME48、CME44的輸入，并且還為輸出節(jié)點50、52提供數據。值得注意的是在圖2中，將數據以一個時鐘(例如負時鐘沿)鎖存到存儲器中并且其他時鐘(例如正時鐘沿)將數據從存儲器傳送到輸出(即節(jié)點50、52)。根據本發(fā)明的優(yōu)選實施方式，數據回路46僅包括計時存儲元件44、48。代替如圖1中的分立反相器28,來自一個計時存儲元件44的數據輸出與另一計時存儲元件反相。在存儲內容檢查塊54中，檢查CME44、48的內容使得獲得反相功能。換言之，MCC54比較并且才全查一個CME44中的數據位和另一CME48中的凄t據位。圖3是類似于圖2中的電路圖，但圖3示出了具有存儲內容檢查子電路54的一個實施方式的電路40。CME44和CME48每個是一對具有存儲在它們之間的數據位M的三態(tài)反相器(44a/44b和48a/48b)。CME44、48的每個三態(tài)反相器與正時鐘沿和負時鐘沿(分別為C1K(P)和C1K(N))中之一協同4乘作。CME44、48的每個三態(tài)反相器將它們的輸入數據位(存儲在反相器對44a/44b和48a/48b之間)計時到最近的向前輸出節(jié)點(用于CME1,44的節(jié)點50;以及用于CME2，48的節(jié)點52)。存儲內容檢查子電路MCC54將相對的CME對44、48沿著與數據路徑46分開的分離路徑56彼此相連接。在沿著該分離路徑的每個方向上的是另一三態(tài)反相器54a、56b,其操作以便確認存儲在第一CME44中的數據位與存儲在第二CME48中的數據位相反。根據時鐘沿，存儲在CME44、48中的數據位由于CME44、48的三態(tài)反相器44a、48b的高阻抗態(tài)而在該點鎖定。通過存儲內容檢查子電路54的時鐘三態(tài)反相器54a、56b針對相對CME44、48中的一個而才企查來自另一個CME44、48的鎖定凄t據位。在該方式中，強加電路40—種模式，其中數字級構成回路，使得存儲在相對CME44、48中的數據總是處于不同的態(tài)。圖3的電路40的操作如下文所述。假設在第一三態(tài)反相器44中的數據位存儲在節(jié)點44m處，在第二三態(tài)反相器48中的數據位存儲在節(jié)點48m處，以及最初高數據位位于第一輸出節(jié)點50處并且低數據位位于第二輸出節(jié)點52處。在為負的第一時鐘沿處，第一輸出節(jié)點50的高數據位在反相器48a處反相并且作為低數據位放置在節(jié)點48m處。在同一負時鐘沿處，第二輸出節(jié)點52的低數據位在反相器44a處反相并且作為高數據位放置在節(jié)點44m處。在為正的后繼時鐘沿上，節(jié)點44m處的高數據位在反相器54a處反相，以及節(jié)點48m處的低數據位在反相器54b處反相。一個MCC反相器54a的輸出是低數據位，然后其位于節(jié)點48m處的第二CME中，其是同一節(jié)點處緊接當前正時鐘沿之前的相同數據位值，因此在一個方向上檢查數據。另一MCC反相器54b的輸出是高數據位，其然后放置在節(jié)點44m處的第一CME中，其是同一節(jié)點處緊接當前正時鐘沿之前的相同數據位值，由此在相反方向中檢查數據。在此值得注意的是，如上文所描述的MCC在上升沿處才喿作，而且CME44和CME48b在上升沿處操作。使得在輸出改變的同時檢查數據。在同一上升沿上，來自節(jié)點44m的高數據位在反相器44b處反相并且位于第一輸出節(jié)點50作為低數據位。同時，來自節(jié)點48m的低數據位在反相器44b處反相并且位于第二輸出節(jié)點52處作為高數據位。兩個全時鐘循環(huán)在第一輸出節(jié)點50再次傳送另一低數據位之前期滿，以及兩個全時鐘循環(huán)在第二輸出節(jié)點再次傳送高數據位之前期滿。有效的時鐘速率減半，并且在每個正時鐘沿上在MCC54處4企查CME44和CME48之間的數據。如所描述的，每個反相器僅在每個時鐘脈沖的一個時鐘沿上啟動，而不是在兩個上。例如，在圖3中反相器44a和48a在負時鐘沿上操作并且所有其他的在正沿上操作。而所有反相器可以具有每個時鐘沿輸入，在特定操作的模式期間，每個僅以每個時鐘循環(huán)一個時鐘沿來啟動。進一步，對于沿著數據回路46的每個反相器而言，每個連續(xù)的反相器在與沿著回路46的相鄰反相器相反形式的時鐘沿上啟動。圖3中MCC的反相器54a、54b(這些反相器在單個MCC回路中)在同一時鐘沿上操作。圖4類似于圖3,但圖4具有四個輸出節(jié)點并且MCC54適合于在每個相對的節(jié)點對之間進行檢查。相同參考標號指示前文所描述的相同元件，并且圖4是本發(fā)明電路40的實施劃分為二的優(yōu)選實施方式。對于圖4的復制了圖3的反相器的那些反相器，操作的時鐘沿被反向以示出設計的靈活性。對先前詳細描述的電路40添加的是第二分離路徑56b,沿著該路徑56b布置了第三54c和第四54d三態(tài)反相器，每個沿著當前流的一個方向。這些保留在MCC54中。該第二分離路徑56b與先前描述的第一50和第二52輸出節(jié)點相連接，盡管這些現在是正交輸出節(jié)點，其具有例如在給定時刻置于其上的數據值QN和QP。如前文所描述的，存儲在三態(tài)反相器對44a/44b、48a/48b之間的CME44、CME48中的數據位，現在修改為還分別構成第三58和第四60輸出節(jié)點。存在同相節(jié)點，其在給定時刻分別傳送相對的同相數據值IN和IP。存儲內容檢查子電路54的一部分，具有沿著第二分離路徑56b的第三54c和第四54d三態(tài)反相器，檢查沿著正交輸出節(jié)點50、52的數據在值上相反。存儲內容檢查子電路MCC54的另一部分，具有沿著第一分離路徑56a的第一54a和第二54b三態(tài)反相器，檢查沿著同相輸出節(jié)點58、60的數據在值上相反。將在相對存儲節(jié)點放置不同態(tài)，使得例如第三58和第四60節(jié)點為相反值(例如1和0)并且彼此同相；第一50和第二52節(jié)點也處于相反值彼此同相。實施的一個重要方面是第一和第二節(jié)點50、52與第三和第四節(jié)點58、60相位相反。與同相信號(IP和IN)相比，利用不同的時鐘沿對正交信號(QP和QN)進行計時。如所描述的，第一和第二節(jié)點50(QN)和52(QP)在正時鐘沿上獲得新正交相位值，而第三和第四節(jié)點58(IN)和60(IP)在負時鐘沿上獲得新同相值。其導致的結果是每個輸出在時序(timewise)上被以二劃分，并且所有輸出與IP相比處于不同的相位(例如QP延遲了90度(正交信號))，因為用不同的時鐘觸發(fā)同相和正交輸出。具體地，與IP相比QP延遲90度；與QP相比IN延遲90度；與IN相比QN延遲90度；以及最后，與QN相比(全360度)IP延遲90度?，F在描述圖4的操作。假設第一輸出節(jié)點50(QN)處的低數據位和第二輸出節(jié)點52(QP)處的高數據位的初始態(tài)，每個處于相位Q,以及觸發(fā)的負時鐘沿(ClkN)實施方式。在第一正時鐘沿處，來自QN的低數據值在44a處反相并且位于第三輸出節(jié)點58(IN)處作為相位I處的高數據值，該相位I從節(jié)點QN的Q相位移動了90°。在同一正時鐘沿上，來自第二輸出節(jié)點52(QP)的高數據值在48a處反相并且位于第四節(jié)點60(IP)處作為具有相位I的低數據值，其也從節(jié)點QP的Q相位移動90。。在隨后的負時鐘沿上，來自第三節(jié)點58的具有相位I的高數據值在54a處反相并且順利地與第四節(jié)點60處的低數據值相比較。相同情況在沿著第一分離數據路徑56a的相反方向中發(fā)生。在該點處，放置在第一節(jié)點50處的數據是具有相位Q的高，并且放置在第二節(jié)點上的數據是具有相位Q的低。在下一正時鐘沿上，使用第二分離數據路徑56b以便通過54c和53d順利地比較第一50和第二52輸出節(jié)點的數據值。檢查同相數據值(IN和IP)的反相器54a、54b在時鐘沿上操作，該時鐘沿相反于檢查正交相位數據值(QN和QP)的反相器54c、54d的時鐘沿。在每個輸出節(jié)點處，數據位的值可以改變而相位保持相同。根據上文顯然，數據值在沿著數據路徑46的回路中移動，在每個輸出節(jié)點處改變相位和值。經由MCC54才企查相對的輸出節(jié)點對以確保相同相位的相反數據值位于分離路徑56a、56b的相對側處。每個輸出節(jié)點以輸出時鐘頻率的一半的頻率同步地改變?？梢哉J為在此描述的新劃分器如圓盤傳送帶(carousel)那樣旋轉數據。輸入時鐘[ClkN，ClkP]用于同步地旋轉該圓盤傳送帶?？梢哉J為這些輸入時鐘驅動圓盤傳送帶，給予圓盤傳送帶旋轉更快的速度(更多能量)。輸出在沿著周邊圓盤傳動帶，數據回路46的節(jié)點處。該圓盤傳送帶僅旋轉沿著電路結構移動的數據值，所以彼此之間的相對距離可以改變，并且沿著周邊的任何輸出可以滯后或者超速運行在平均圓盤傳送帶運動前?？梢哉J為存儲內容檢查子電路(MCC)將是一個通過圓盤傳送帶中心的管道，移動額外的能量到圓盤傳送帶的滯后部分和/或從超速部分提取能量。連續(xù)的存儲內容檢查操作為旋轉校正器，保持分離(具體地是相反的)數據值彼此在相同的相位和速度。在一些應用中，優(yōu)勢地是僅在啟動或者劃分器電路40初始通電時執(zhí)行存儲內容檢查。如果在啟動時正確地設置數據路徑46、CME以及輸出節(jié)點，則在這種情況下存儲回路也開起并且在長時間段內應該保持穩(wěn)定，以便作為最期望的操作條件。還可以配置MCC使得僅當"圓盤傳送帶，，角開始變得太慢/太快時有安文，^口下文戶斤述。如果通過MCC54的檢查失敗，調整失敗的存儲節(jié)點使得它們具有期望的態(tài)。一個簡單的存儲檢查可以是，例如如果前饋路徑中的確定計時數據節(jié)點的存儲態(tài)是一個值，則對應的反饋存儲節(jié)點(該是前饋數據結點中的存儲態(tài)的反相。當然反之還是正確的，并且通過雙向分離路徑56a、56b中任一實現前饋存儲內容必須是反饋存儲內容的反相。因為本發(fā)明的電路40僅執(zhí)行存儲檢查而不執(zhí)行每個時鐘循環(huán)上的存儲轉換，與現有技術的數字劃分器相比，它的操作在功耗中更有效、對稱而且更快，其中對稱是因為相對的節(jié)點傳送相同相位，較快是因為包括了較少的電路(認為MCC電路54僅當其主動改變CME中的數據值時強加速度代價)。本發(fā)明還進一步幫助向移動臺的天線移動數字邏輯，允許更多組件被數字化。雖然圖3和圖4僅描述了劃分為二的電路，但是它們可以被容易地擴展為劃分為2n的電路(n是任何正整數)，是通過沿著數據回路46添加額外的相對計時存4諸元件對，并且經由分離路徑56通過存儲內容檢查子電路54連接相對的CME。不是每對相對的CME都必須通過存儲內容檢查子電路而彼此連接；可能失去一些準確性，但是劃分為四的電路可以包括沿著數據路徑46的四個CME以及將其中兩個相連接的存儲內容檢查子電路54。劃分為四(或者更多)還可以通過級聯兩個諸如那些特定描述的劃分為二的電路而實現。例如，在圖4中輸出IP和IN用于計時下一個劃分為二的電路(ClkP和clkN)。還可以建立如上文所述的單個劃分為四的電路，但是級聯兩個劃分為二的電路被認為是更實際的實施，因為級聯電路僅以非級聯電路速度的一半操作，并且因此利用較小電流操作，對于移動臺或者任何利用電池供電的電源操作的設備而言，這是重要的考慮。MCC54包括與圖3-圖4中所示不同的邏輯電路，例如可以在AND門處比較相反的數據值，并且如果輸出不是數字"1"則進行校正(在系統(tǒng)中僅使用"0"和"1"作為數據值)。類似實施可以利用NAND門、NOR門、OR門或者它們的各種組合來進行。所示出和描述的三態(tài)反相器被認為是最佳模式，但是許多其他的是可用的。存儲內容檢查子電路54中的單個邏輯門可以是計時的或者非計時的，差分的或者單端的。代替三態(tài)反相器，CME還可以利用后面是傳輸門的純反相器形成，其功能是相同的。MCC可以用于任何種類的劃分器電路中。在移動電話電路中，在上混頻和下混頻中需要具有差分IQ-輸出的時鐘信號的偶數劃分。IQ-劃分器劃分適合于上和下混頻器的電壓控制振蕩器信號。然而，通過使用更復雜的MCC電路，可以建立奇數個劃分(例如劃分為三)和多比率無線劃分器(例如劃分為4或者5),如在相鎖定回路中的預劃分器中。然而，在預劃分器情況下，輸出信號(差分IQ-信號)中的對稱不像確定蜂窩手機的混頻中的嚴格，所以MCC54不需要連接到CME的每個對置對。MCC拓樸實現非常有效的劃分器。例如，在圖4所示的對稱劃分為2的拓樸情況中，劃分器主要數據回路46僅由四個三態(tài)反相器構成。在操作中，每個劃分相位(IP、IN、QP、QN)僅有一個三態(tài)反相器。這個布置使用較少的元件用于對稱差分輸出，產生更有效的實施，較少的固有噪聲，以及較低的能耗。當相對的CME對不傳送相反數據值和共同相位時，如果布置了存儲檢查使得僅當被需要時啟動(例如，MCC改變了CME中的數據值)，則性能進一步提高。其使用MCC子電路54中的簡單數字電路(例如NOR和NAND門)來完成。目前，發(fā)明者認為當使用作為I-Q劃分器時，用于本發(fā)明的最佳模式如圖4中所示，例如國際專利公布號WO00/31885(先前引用的)的塊11和塊12。其還可以用于該公開的圖2中所示的接收器的合成器10的所示塊鎖相環(huán)的反饋回路中。在后一實施方式中，劃分器可以包括后跟有可編程劃分器的具有固定劃分的預定標器。有時數字劃分器可以很好地安放到整個集成電路的數字邏輯中，所以視覺上很難從電路設計中認出。劃分器主要數據回路46的實施優(yōu)選地僅具有計時存儲元件(三態(tài)反相器(IT)或者后跟有傳輸門(TG)的反相器(IV))。劃分器主數據回路46適當工作所需的存儲內容檢查子電路54的實施可以變化。本發(fā)明對于下一代移動電話的多帶收發(fā)器中尤其有益。然而，通常其是進行信號劃分的非常有效的方式，并且可以用于多個應用中。雖然已經示出和描述了目前被認為是要求保護的發(fā)明的優(yōu)選和可選的實施方式，可以理解到對于本領域的技術人員而言多個改變和修改可以發(fā)生。所附權利要求書旨在覆蓋所有那些落入要求保護的發(fā)明的精神和范圍內的改變和修改。權利要求1.一種數字地劃分時鐘信號的方法，包括提供數據回路，所述回路使第一和第二計時存儲元件CME互相連接；施加時鐘信號給所述第一和所述第二CME的每個；檢查存儲在所述第一和第二CME中的數字值之間的關系；以及以小于所述時鐘信號的頻率從所述回路輸出信號。2.根據權利要求1所述的方法，其中檢查存儲在所述第一和第二CME中的數字值之間的關系包括檢查所述數字值在值上相反。3.根據權利要求1所述的方法，其中檢查存儲在所述第一和第二CME中的數字值之間的關系包括檢查所述數字值的相位相同。4.根據權利要求1所述的方法，其中所述數據回路進一步使第一、第二、第三和第四存儲元件彼此串聯連接，并且施加時鐘信號包括施加時鐘信號給每個CME。5.根據權利要求4所述的方法，進一步包括檢查存儲在所述第三和第四CME中的數字值之間的關系。6.根據權利要求4所述的方法，其中檢查存儲在所述第三和第四CME中的數字值之間的關系發(fā)生在上升時鐘沿和下降時鐘沿中之一上，以及檢查存儲在所述第一和第二CME中的數字值之間的關系發(fā)生在上升時鐘沿和下降時鐘沿中的另一個上。7.根據權利要求1所述的方法，其中檢查存儲在所述第一和第二CME中的數字值之間的關系包括針對上升和下降時鐘沿中之一上的所述第二CME的數字值而纟企查所述第一CME的數字值，以及進一步包括針對上升和下降時鐘沿中的同一個上的所述第一CME的數字值而檢查所述第二CME的數字值。8.根據權利要求1所述的方法，其中所述檢查連續(xù)發(fā)生。9.根據權利要求1所述的方法，進一步包括在其中檢查關系結果發(fā)現期望的關系不存在的情況中，使用存儲在所述第一和第二CME中之一的數字值改變在所述第一和第二CME中的另一個處的數字值。10.—種數字時鐘劃分電路，包括數據回路，定義第一和第二輸出節(jié)點；第一和第二計時存儲元件CME，每個CME具有與沿著所述數據回路的另一CME的輸出相連接的輸入；時鐘，具有輸入到所述第一和第二CME中的每一個的循環(huán)輸出；子電路，包括與所述數據回路相分離的路徑，所述數據回路具有與所述第一和第二CME相連接的第一和第二端，用于針對所述第一和第二CME中的一個而檢查存儲在所述第一和第二CME中的另一個中的數字值。11.根據權利要求10所述的數字時鐘劃分電路，其中所述子電路進一步用于通過利用存儲在所述第二CME中的數字值的版本替換在所述第一CME處的數字值來改變在所述第一CME處的數字值。12.根據權利要求10所述的數字時鐘劃分電路，進一步包括由所述第一CME所定義的第三節(jié)點和由所述第二CME所定義的第四節(jié)點；所述子電路進一步包括與所述數據回路相分離的第二路徑，所述數據回路具有與所述第三和第四節(jié)點相連接的第一和第二端，用于針對在所述第四節(jié)點處的數字值而檢查在所述第三節(jié)點處的數字值。13.根據權利要求10所述的數字時鐘劃分電路，其中所述子電路包括至少一個沿著所述分離路徑的反相器。14.根據權利要求13所述的數字時鐘劃分電路，其中所述子電路包括沿著數據檢查回路彼此串聯的兩個計時反相器，所述計時反相器中的每一個在共同時鐘沿上操作。15.根據權利要求10所述的數字時鐘劃分電路，其中所述第一和第二CME中的每個CME包括彼此串聯的一對計時反相器，所述時鐘反相器對中的每一個在不同時鐘沿上操作。16.—種無線收發(fā)器，包括與混頻器相連接的天線；合成器，包括與具有反饋回路的鎖相回路相連接的振蕩器，其中所述合成器的輸出與所述混頻器的輸入相連接；以及其中所述反饋回路包括數字劃分器電路，所述數字劃分器電路包括至少兩個相對的計時存儲元件CME,它們沿著數據回路彼此相連接，每個CME具有與所述振蕩器的輸出相連接的輸入，以及所述劃分器電路進一步包括存儲檢查電路，所述存儲檢查電路提供與所述數據回路相分離的路徑，通過該路徑可以針對沿著所述數據回路的第二節(jié)點處的數字值而檢查沿著所述數據回路的第一節(jié)點處的數字值。17.—種無線收發(fā)器，包括與混頻器相連接的天線；以及具有通過數字劃分器電路與所述混頻器的輸入相連接的輸出的振蕩器；其中所述數字劃分器電路包括至少兩個相對的計時存儲元件CME,它們沿著數據回路彼此相連接，每個CME具有與所述振蕩器的輸出相連接的輸入，并且所述劃分器電路進一步包括存儲檢查電路，所述存儲檢查電路提供與所述數據回路相分離的路徑，通過該路徑可以針對沿著所述數據回路的第二節(jié)點處的數字值而檢查沿著所述數據回路的第一節(jié)點處的數字值。18.在直接轉換無線收發(fā)器中，其具有用于接收RF信號的天線，具有與所述天線相連接的輸入的混頻器，以及與劃分電路串聯的振蕩器，該振蕩器用于提供對應于所述RF信號的載波頻率的頻率信號給所述混頻器，所述改進包括所述劃分電路作為數字劃分電路，其包括至少兩個相對的計時存儲元件CME，它們沿著數據回路彼此相連接，每個CME具有與所述振蕩器的輸出相連接的輸入；以及存儲檢查電路，提供與所述數據回路相分離的路徑，通過該路徑可以針對沿著所述數據回路的第二節(jié)點處的數字值而檢查沿著所述數據回路的第一節(jié)點處的數字值。19.一種數字時鐘劃分器電路，包括沿著數據回路彼此相串聯的布置的多個計時反相器，數據回路的每個計時反相器在上升或者下降時鐘沿中之一上操作，所述上升或者下降時鐘沿中之一不同于每個相鄰計時反相器在其上操作的時鐘沿；存儲檢查子電路，連接在兩個非相鄰計時反相器的輸出之間，所述兩個非相鄰計時反相器在公共時鐘沿上操作用于比較所述輸出。20.—種用于劃分輸入時鐘信號的方法，包括施加時鐘信號給沿著數據回路彼此串聯的布置的多個存儲元件；在時鐘信號的每個沿上，沿著所述串聯的存儲元件移動第一數據位，使所述第一數據位的值反相，以及移位所述第一數據位的相位；針對第二數據位的值檢查所述第一數據位的值，其中所述第二數據沿著所述數據回路的分離部分處的所述串聯的存儲元件而移動；當所述第一數據位到達沿著所述數據回路的輸出節(jié)點時，輸出所述第一數據位。21.根據權利要求20所述的方法，進一步包括在檢查所述值之后，在下一個隨后的時鐘沿之前用所述第一數據位的反相版本代替所述第二數據位的值。22.—種時鐘劃分電路，包括數據電路，定義數據值沿其移動的連續(xù)回路；第一和第二數字存儲裝置，其沿著所述數據電路而布置，用于暫時存儲所述數據值；能量輸入裝置，用于提供能量給所述第一和第二數字存儲裝置的每一個，因此將速度給予沿著所述數據電路的所述數據值移動；以及檢查裝置，連接在與所述數據回路相分離的所述第一和第二數字存儲裝置之間，用于將存儲在所述第一和第二數字存儲裝置中的數據值相對于彼此保持在相同的相位和速度。23.根據權利要求22所述的時鐘劃分電路，其中所述第一和第二數字存儲裝置的每一個包括與笫二反相器相串聯的第一反相器，所述第一反相器在第一時鐘沿上啟動，所述第二反相器在相對時鐘沿上啟動；所述能量輸入裝置包括用于接收循環(huán)時鐘信號的輸入，其中每個脈沖定義所述第一和相對時鐘沿；所述檢查裝置包括一對反相器，每個反相器對同一時鐘沿敏感，布置在連續(xù)子回路中，所述子回路布置在位于所述第一數字存儲裝置的所述第一和第二反相器之間的節(jié)點和位于所述笫二數字存儲裝置的所述第一和第二反相器之間的節(jié)點之間。全文摘要公開了一種用于劃分定時信號的數字劃分電路。存儲元件成相對的對地布置在數據回路的相對側。為每個存儲元件計時，以便改變存儲在每個時鐘脈沖上的數據位。沿著數據回路的至少兩個相對節(jié)點通過存儲內容檢查MCC子電路彼此連接。MCC檢查節(jié)點之間期望的關系。如果所期望的關系存在，則數據值和相位在每個時鐘循環(huán)期間圍繞數據回路旋轉一個步長。如果所期望的關系不存在，則一個節(jié)點上的數據值用于校正相對節(jié)點上的數據值，以便獲得期望的關系?；趪@數據回路的存儲元件的數量劃分時鐘信號，并且一部分或者所有相對的存儲元件可以通過MCC而連接。文檔編號H04B1/40GK101133555SQ200580048833公開日2008年2月27日申請日期2005年12月13日優(yōu)先權日2005年1月12日發(fā)明者P·埃利奧申請人:諾基亞公司