專利名稱：一種時(shí)隙同步實(shí)現(xiàn)裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及小區(qū)搜索技術(shù)領(lǐng)域，具體涉及一種時(shí)隙同步實(shí)現(xiàn)裝置和方法。
背景技術(shù)：
在寬帶碼分多址(WCDMA)通信系統(tǒng)中，用戶設(shè)備(UE)開機(jī)后，要首先啟動(dòng)小區(qū)搜索，以搜索到合適的小區(qū)作為服務(wù)小區(qū)，然后通過該服務(wù)小區(qū)與網(wǎng)絡(luò)建立聯(lián)系。根據(jù)第三代合作伙伴計(jì)劃技術(shù)規(guī)范(3GPP TS)25.214，小區(qū)搜索分為三步完成時(shí)隙同步；幀同步與獲取小區(qū)擾碼組號(hào)；獲取小區(qū)主擾碼。這三個(gè)步驟涉及到四個(gè)下行物理信道主同步信道、從同步信道、主公共導(dǎo)頻信道和主公共控制信道。這四個(gè)物理信道之間是同步的，且每個(gè)物理信道發(fā)送的無線幀分為15個(gè)時(shí)隙。時(shí)隙同步的目的就是要獲取各時(shí)隙的邊界，從而與各物理信道實(shí)現(xiàn)時(shí)隙同步。由于主同步信道在每個(gè)時(shí)隙的起始處重復(fù)發(fā)送256碼片(chip)的主同步碼(PSC)，且UE預(yù)先知道PSC序列，因此UE利用一個(gè)匹配濾波器，將每個(gè)時(shí)隙接收到的小區(qū)信號(hào)與自身保存的PSC序列進(jìn)行相關(guān)計(jì)算，就可捕獲到小區(qū)發(fā)送的PSC，從而確定各物理信道的時(shí)隙邊界。
根據(jù)3GPP TS 25.213，PSC由通用層次格雷序列構(gòu)成，具有良好的非周期自相關(guān)特性，其結(jié)構(gòu)如下Cpsc＝(1+j)×<a，a，a，-a，-a，a，-a，-a，a，a，a，-a，a，-a，a，a>，其中，a＝<x1，x2，x3，…，x16>＝<1，1，1，1，1，1，-1，-1，1，-1，1，-1，1，-1，-1，1>。
圖1是現(xiàn)有技術(shù)中實(shí)現(xiàn)時(shí)隙同步的PSC相關(guān)器的裝置框圖，如圖1所示，其中，r(k)為外部輸入數(shù)據(jù)，即當(dāng)前終端接收到的小區(qū)信號(hào)，W1～W8分別為1，-1，1，1，1，1，1，1，圖中的D1～D8為寄存器，分別用于實(shí)現(xiàn)128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip的延遲。圖中的乘法器11實(shí)現(xiàn)乘運(yùn)算，設(shè)其輸入分別為a和b，則其輸出為c＝a×b；圖中的加法器21實(shí)現(xiàn)加運(yùn)算，設(shè)其輸入分別為a和b，則其輸出為c＝a+b；圖中的減法器31實(shí)現(xiàn)減運(yùn)算，設(shè)其輸入分別為a和b，則其輸出為c＝a-b。
如圖1所示，將該裝置劃分為八級(jí)運(yùn)算單元，設(shè)接收到的小區(qū)信號(hào)r(k)，按照時(shí)間順序依次表示為r(1)、r(2)、…、r(n)，PSC碼的256chip數(shù)據(jù)分別為PSC(1)、PSC(2)、…、PSC(256)，則依次經(jīng)過八級(jí)運(yùn)算單元的處理后，該裝置的第一個(gè)輸出為r(1)×PSC(1)+r(2)×PSC(2)+…+r(256)×PSC(256)；第二個(gè)輸出為r(2)×PSC(1)+r(3)×PSC(2)+…+r(257)×PSC(256)；第三個(gè)輸出為r(3)×PSC(1)+r(4)×PSC(2)+…+r(258)×PSC(256)；…。
通常，一個(gè)時(shí)隙內(nèi)包含2560chip，所以，在圖1所示裝置輸出了2560個(gè)結(jié)果后，從該2560個(gè)結(jié)果中找出相關(guān)峰值，也就確定了該時(shí)隙的邊界，即確定了時(shí)隙同步的位置。
現(xiàn)有技術(shù)的缺點(diǎn)是1、占用大量寄存器。圖1所示裝置占用的寄存器個(gè)數(shù)為128×輸入數(shù)據(jù)的位寬+16×(輸入數(shù)據(jù)的位寬+1)+64×(輸入數(shù)據(jù)的位寬+2)+32×(輸入數(shù)據(jù)的位寬+3)+8×(輸入數(shù)據(jù)的位寬+4)+4×(輸入數(shù)據(jù)的位寬+5)+1×(輸入數(shù)據(jù)的位寬+6)+2×(輸入數(shù)據(jù)的位寬+7)。對(duì)于專用集成電路(ASIC)芯片來說，大量的寄存器會(huì)占用過多的資源。
2、占用較多加法器。在硬件實(shí)現(xiàn)中，減法器均會(huì)轉(zhuǎn)化為加法器，圖1所示裝置占用的加法器個(gè)數(shù)為13，且后級(jí)運(yùn)算單元的加法器的位寬比前級(jí)的多1比特。
3、硬件資源的利用率比較低。在WCDMA系統(tǒng)中，UE基帶芯片的時(shí)鐘通常都為chip速率的倍數(shù)。以8倍chip時(shí)鐘為例，由于PSC的相關(guān)速率為chip速率，即圖1所示的裝置只在一個(gè)chip時(shí)鐘內(nèi)工作，因此，圖1所示裝置的硬件資源利用率僅為1/8。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種時(shí)隙同步實(shí)現(xiàn)裝置，以提高硬件資源利用效率，并減少占用的寄存器、加法器的個(gè)數(shù)；本發(fā)明的另一主要目的在于提供一種時(shí)隙同步實(shí)現(xiàn)方法，以提高硬件資源利用率。
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種時(shí)隙同步實(shí)現(xiàn)裝置，該裝置包括計(jì)數(shù)器，將計(jì)數(shù)值循環(huán)輸出到存儲(chǔ)模塊、加法模塊、第一寄存器、乘法模塊、減法模塊和第二寄存器；存儲(chǔ)模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)或第一寄存器輸出的數(shù)據(jù)寫入自身，并對(duì)應(yīng)讀出自身的數(shù)據(jù)到加法模塊和減法模塊；加法模塊，將存儲(chǔ)模塊輸出的數(shù)據(jù)和乘法模塊輸出的數(shù)據(jù)相加，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將相加結(jié)果輸出到第一寄存器或比較模塊或第二寄存器；第一寄存器，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將自身數(shù)據(jù)輸出到存儲(chǔ)模塊；乘法模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)或第二寄存器輸出的數(shù)據(jù)和對(duì)應(yīng)系數(shù)相乘，將相乘結(jié)果分別輸出到加法模塊和減法模塊；減法模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將存儲(chǔ)模塊讀出的數(shù)據(jù)減去乘法模塊輸出的數(shù)據(jù)，并將相減結(jié)果輸出到第二寄存器；第二寄存器，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將自身數(shù)據(jù)輸出到乘法模塊；比較模塊，比較當(dāng)前時(shí)隙來自加法模塊的所有數(shù)據(jù)的能量，將能量最大的數(shù)據(jù)對(duì)應(yīng)的當(dāng)前時(shí)隙位置作為當(dāng)前時(shí)隙的同步位置。
所述存儲(chǔ)模塊包括周期計(jì)數(shù)模塊和數(shù)據(jù)存儲(chǔ)模塊，其中，周期計(jì)數(shù)模塊，接收計(jì)數(shù)器輸出的計(jì)數(shù)值，并對(duì)計(jì)數(shù)周期進(jìn)行計(jì)數(shù)，并在不同計(jì)數(shù)周期向數(shù)據(jù)存儲(chǔ)模塊分別發(fā)送對(duì)應(yīng)的信號(hào)；數(shù)據(jù)存儲(chǔ)模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，將外部輸入數(shù)據(jù)寫入自身的第一空間，將第一寄存器輸出的數(shù)據(jù)分別寫入自身的第二至八空間；并從分別收到周期計(jì)數(shù)模塊發(fā)送來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，依次讀出空間值與所述信號(hào)值對(duì)應(yīng)的空間內(nèi)保存的一個(gè)數(shù)據(jù)到加法模塊和減法模塊。
所述數(shù)據(jù)存儲(chǔ)模塊包括基地址選擇模塊、相對(duì)地址輸出模塊、加法器和RAM模塊，其中基地址選擇模塊，保存RAM模塊所包含的第一至八空間的基地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值分別將RAM模塊的第一至八空間的基地址對(duì)應(yīng)輸出到加法器；相對(duì)地址輸出模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，分別將RAM模塊的第一至八空間的相對(duì)地址對(duì)應(yīng)輸出到加法器；加法器，將基地址選擇模塊發(fā)送來的基地址和相對(duì)地址輸出模塊輸出的相對(duì)地址相加，并將得到的和作為讀寫地址輸出到RAM模塊；RAM模塊，接收計(jì)數(shù)器發(fā)來的計(jì)數(shù)值、接收加法器輸出的讀寫地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)寫入與讀寫地址對(duì)應(yīng)的第一空間內(nèi)，將第一寄存器輸出的數(shù)據(jù)分別寫入與讀寫地址對(duì)應(yīng)的第二至八空間內(nèi)，并從分別收到周期計(jì)數(shù)模塊發(fā)來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，將與讀寫地址對(duì)應(yīng)的數(shù)據(jù)讀出到加法模塊和減法模塊。
所述數(shù)據(jù)存儲(chǔ)模塊的第一至八空間的深度分別為128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。
所述存儲(chǔ)模塊包括基地址選擇模塊、相對(duì)地址輸出模塊、加法器、周期計(jì)數(shù)模塊和RAM模塊，其中基地址選擇模塊，保存RAM模塊的第一至八空間的基地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值分別將RAM模塊的第一至八空間的基地址對(duì)應(yīng)輸出到加法器；相對(duì)地址輸出模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，分別將RAM模塊的第一至八空間的相對(duì)地址對(duì)應(yīng)輸出到加法器；
加法器，將基地址選擇模塊發(fā)送來的基地址和相對(duì)地址輸出模塊輸出的相對(duì)地址相加，并將得到的和作為讀寫地址輸出到RAM模塊；周期計(jì)數(shù)模塊，接收計(jì)數(shù)器輸出的計(jì)數(shù)值，對(duì)計(jì)數(shù)周期進(jìn)行計(jì)數(shù)，并在不同計(jì)數(shù)周期向RAM模塊分別發(fā)送對(duì)應(yīng)的信號(hào)；RAM模塊，接收計(jì)數(shù)器發(fā)來的計(jì)數(shù)值、接收加法器輸出的讀寫地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)寫入與讀寫地址對(duì)應(yīng)的第一空間內(nèi)，將第一寄存器輸出的數(shù)據(jù)分別寫入與讀寫地址對(duì)應(yīng)的第二至八空間內(nèi)，并從分別收到周期計(jì)數(shù)模塊發(fā)來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，將與讀寫地址對(duì)應(yīng)的數(shù)據(jù)讀出到加法模塊和減法模塊。
所述RAM模塊的第一至八空間的深度分別為128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。
所述乘法模塊包括系數(shù)模塊和乘法器，其中，系數(shù)模塊，根據(jù)計(jì)數(shù)模塊輸出的計(jì)數(shù)值將自身保存的系數(shù)輸出到乘法器；乘法器，根據(jù)計(jì)數(shù)模塊輸出的計(jì)數(shù)值，將外部輸入數(shù)據(jù)或第二寄存器輸出的數(shù)據(jù)分別和系數(shù)模塊輸出的系數(shù)相乘，將相乘結(jié)果分別輸出到加法模塊和減法模塊；一種時(shí)隙同步實(shí)現(xiàn)方法，每收到一個(gè)外部輸入數(shù)據(jù)都進(jìn)行如下步驟，該方法包括第一時(shí)鐘內(nèi)，將當(dāng)前外部輸入數(shù)據(jù)寫入存儲(chǔ)模塊，計(jì)算當(dāng)前外部輸入數(shù)據(jù)與對(duì)應(yīng)系數(shù)的乘積，計(jì)算從存儲(chǔ)模塊依次取出的外部輸入數(shù)據(jù)與所述乘積的和值與差值，將和值保存到第一寄存器，將差值保存到第二寄存器；第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，分別計(jì)算前一時(shí)鐘第二寄存器保存的數(shù)值與對(duì)應(yīng)系數(shù)的乘積，分別計(jì)算從存儲(chǔ)模塊依次對(duì)應(yīng)取出的數(shù)據(jù)與所述乘積的和值、或和值與差值，將和值保存到第一寄存器，將和值或差值保存到第二寄存器，同時(shí)第一寄存器分別將前一時(shí)鐘保存的和值對(duì)應(yīng)輸出到存儲(chǔ)模塊；第八時(shí)鐘內(nèi)，計(jì)算前一時(shí)鐘第二寄存器保存的差值與對(duì)應(yīng)系數(shù)的乘積，計(jì)算并保存從存儲(chǔ)模塊依次取出的數(shù)據(jù)與所述乘積的和值，將計(jì)數(shù)值加一，在計(jì)數(shù)值等于當(dāng)前時(shí)隙所包含外部輸入數(shù)據(jù)的個(gè)數(shù)時(shí)，比較當(dāng)前時(shí)隙的第八時(shí)鐘內(nèi)保存的所有和值的能量，取能量最大的和值對(duì)應(yīng)的時(shí)隙位置為當(dāng)前時(shí)隙的同步位置，并將計(jì)數(shù)值清零，且第一寄存器將前一時(shí)鐘保存的和值輸出到存儲(chǔ)模塊。
所述第一至八時(shí)鐘內(nèi)對(duì)應(yīng)系數(shù)順序?yàn)?，-1，1，1，1，1，1，1。
所述第一時(shí)鐘內(nèi)，將當(dāng)前外部輸入數(shù)據(jù)寫入存儲(chǔ)模塊為寫入存儲(chǔ)模塊的第一空間；所述第一時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出外部輸入數(shù)據(jù)為從存儲(chǔ)模塊的第一空間取出；所述第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出數(shù)據(jù)為分別從存儲(chǔ)模塊的第二至七空間內(nèi)取出；所述第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，第一寄存器將前一時(shí)鐘內(nèi)保存的和值對(duì)應(yīng)輸出到存儲(chǔ)模塊為將所述和值分別輸出到存儲(chǔ)模塊的第二至七空間；所述第八時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出數(shù)據(jù)為從存儲(chǔ)模塊的第八空間取出；所述第八時(shí)鐘內(nèi)，第一寄存器將前一時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊為將所述和值輸出到存儲(chǔ)模塊的第八空間。
與現(xiàn)有技術(shù)相比，本發(fā)明所提供的裝置包括計(jì)數(shù)器、存儲(chǔ)模塊、一個(gè)加法模塊、一個(gè)乘法模塊、一個(gè)減法模塊、兩個(gè)寄存器和一個(gè)比較模塊；本發(fā)明所提供的方法在每個(gè)chip時(shí)鐘實(shí)現(xiàn)一級(jí)運(yùn)算，每個(gè)時(shí)分復(fù)用周期輸出一個(gè)PSC相關(guān)結(jié)果，每個(gè)時(shí)隙比較一次PSC相關(guān)結(jié)果的能量。本發(fā)明提供的裝置和方法實(shí)現(xiàn)了時(shí)隙同步，且通過將每級(jí)運(yùn)算結(jié)果緩存在兩個(gè)寄存器中，以便下一級(jí)運(yùn)算使用，大大減少了硬件資源，并減少了硬件資源占用的面積，且在每個(gè)chip時(shí)鐘內(nèi)都進(jìn)行一級(jí)運(yùn)算，大大提高了硬件資源的利用率。


圖1為現(xiàn)有技術(shù)提供的實(shí)現(xiàn)時(shí)隙同步的PSC相關(guān)器的裝置框圖；
圖2為本發(fā)明提供的時(shí)隙同步實(shí)現(xiàn)裝置的結(jié)構(gòu)圖；圖3為本發(fā)明提供的時(shí)隙同步實(shí)現(xiàn)裝置的存儲(chǔ)模塊的結(jié)構(gòu)圖一；圖4為本發(fā)明實(shí)現(xiàn)時(shí)隙同步的運(yùn)算過程示意圖；圖5為本發(fā)明提供的用一塊RAM緩存各級(jí)運(yùn)算數(shù)據(jù)時(shí)，該RAM的空間劃分示意圖；圖6為本發(fā)明提供的時(shí)隙同步實(shí)現(xiàn)裝置的存儲(chǔ)模塊的結(jié)構(gòu)圖二。
具體實(shí)施例方式
分析圖1所示的裝置，可以發(fā)現(xiàn)，其八級(jí)處理是相似的。所以，本發(fā)明的核心思想是只利用圖1所示裝置其中一級(jí)的硬件資源，并增加兩個(gè)寄存器緩存每一級(jí)的結(jié)果，時(shí)分復(fù)用完成圖1中的八級(jí)處理。這樣，在時(shí)鐘為8倍chip時(shí)鐘時(shí)，可使硬件資源利用率達(dá)到100％。
下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明再作進(jìn)一步詳細(xì)的說明。
圖2是本發(fā)明提供的時(shí)隙同步實(shí)現(xiàn)裝置的結(jié)構(gòu)圖，如圖2所示，其主要包括時(shí)分復(fù)用計(jì)數(shù)器20用于將chip時(shí)鐘值1～8循環(huán)輸出到存儲(chǔ)模塊21、加法模塊22、第一寄存器23、乘法模塊24、減法模塊25和第二寄存器26。
每8個(gè)chip時(shí)鐘為一個(gè)時(shí)分復(fù)用周期。
存儲(chǔ)模塊21用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，每收到一個(gè)chip時(shí)鐘值8時(shí)，將時(shí)分復(fù)用周期值加1，用于在收到chip時(shí)鐘值1時(shí)即在第1個(gè)chip時(shí)鐘內(nèi)將外部輸入數(shù)據(jù)寫入128chip段空間，在收到chip時(shí)鐘值2～8時(shí)即在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)分別將第一寄存器23輸出的數(shù)據(jù)寫入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間；并在從第129個(gè)時(shí)分復(fù)用周期開始的每第1個(gè)chip時(shí)鐘依次讀出128chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從第145個(gè)時(shí)分復(fù)用周期開始的每第2個(gè)chip時(shí)鐘依次讀出16chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從第209個(gè)時(shí)分復(fù)用周期開始的每第3個(gè)chip時(shí)鐘依次讀出64chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從第241個(gè)時(shí)分復(fù)用周期開始的每第4個(gè)chip時(shí)鐘依次讀出32chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從第249個(gè)時(shí)分復(fù)用周期開始的每第5個(gè)chip時(shí)鐘依次讀出8chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從第253個(gè)時(shí)分復(fù)用周期開始的每第6個(gè)chip時(shí)鐘依次讀出4chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，在從254個(gè)時(shí)分復(fù)用周期開始的每第7個(gè)chip時(shí)鐘讀出1chip段空間保存的數(shù)據(jù)到加法模塊22和減法模塊25，在從256個(gè)時(shí)分復(fù)用周期開始的每第8個(gè)chip時(shí)鐘依次讀出2chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25。
這里，存儲(chǔ)模塊21在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)分別將第一寄存器23輸出的數(shù)據(jù)寫入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間，即在第2個(gè)chip時(shí)鐘將第一寄存器23輸出的數(shù)據(jù)寫入16chip段空間，在第3個(gè)chip時(shí)鐘將第一寄存器23輸出的數(shù)據(jù)寫入64chip段空間，依此類推。
加法模塊22用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于將存儲(chǔ)模塊21輸出的數(shù)據(jù)和乘法模塊24輸出的數(shù)據(jù)相加，并在第1～7個(gè)chip時(shí)鐘時(shí)分別將所得結(jié)果輸出到第一寄存器23，在第8個(gè)chip時(shí)鐘時(shí)將所得結(jié)果輸出到比較模塊27，在第4和第6個(gè)chip時(shí)鐘時(shí)將所得結(jié)果輸出到第二寄存器26。
第一寄存器23用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)將前一chip時(shí)鐘內(nèi)來自加法模塊22的數(shù)據(jù)分別寫入存儲(chǔ)模塊21的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間。即第一寄存器23在第2個(gè)chip時(shí)鐘內(nèi)將第1個(gè)chip時(shí)鐘內(nèi)來自加法模塊22的數(shù)據(jù)寫入存儲(chǔ)模塊21的16chip段空間，在第3個(gè)chip時(shí)鐘內(nèi)將第2個(gè)chip時(shí)鐘內(nèi)來自加法模塊22的數(shù)據(jù)寫入存儲(chǔ)模塊21的64chip段空間，依此類推。
乘法模塊24用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第1個(gè)chip時(shí)鐘內(nèi)，將外部輸入數(shù)據(jù)和自身保存的系數(shù)1相乘，在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)，分別將第二寄存器26輸出的數(shù)據(jù)和自身保存的系數(shù)-1，1，1，1，1，1，1對(duì)應(yīng)相乘，將每次所得結(jié)果輸出到加法模塊22和減法模塊25。即乘法模塊24在每個(gè)chip時(shí)鐘作一次相乘運(yùn)算。
進(jìn)一步地，如圖2所示，乘法模塊24包括系數(shù)模塊241和乘法器242，其中系數(shù)模塊241用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第1～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)分別將自身保存的系數(shù)1，-1，1，1，1，1，1，1輸出到乘法器242。即系數(shù)模塊241在第1個(gè)chip時(shí)鐘內(nèi)將系數(shù)1輸出到乘法器242，在第2個(gè)chip時(shí)鐘內(nèi)將系數(shù)-1輸出到乘法器242，依此類推。
乘法器242用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第1個(gè)chip時(shí)鐘內(nèi)，將外部輸入數(shù)據(jù)和系數(shù)模塊241輸出的數(shù)據(jù)相乘，在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)，將第二寄存器26輸出的數(shù)據(jù)分別和系數(shù)模塊241輸出的數(shù)據(jù)相乘，將每次所得結(jié)果輸出到加法模塊22和減法模塊25。
減法模塊25用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，并在第1、2、3、5、7個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)將存儲(chǔ)模塊21讀出的數(shù)據(jù)減去乘法模塊24輸出的數(shù)據(jù)，將所得結(jié)果輸出到第二寄存器26。即減法模塊25在每個(gè)chip時(shí)鐘作一次相減運(yùn)算。
第二寄存器26用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)，分別將前一個(gè)chip時(shí)鐘內(nèi)來自加法模塊22或減法模塊25的數(shù)據(jù)輸出到乘法模塊24。即第二寄存器26在每個(gè)chip時(shí)鐘內(nèi)輸出一個(gè)數(shù)據(jù)到乘法模塊24。
比較模塊27用于對(duì)接收到的來自加法模塊22的數(shù)據(jù)進(jìn)行計(jì)數(shù)，并在來自加法模塊22的數(shù)據(jù)的個(gè)數(shù)等于當(dāng)前時(shí)隙內(nèi)包含數(shù)據(jù)的個(gè)數(shù)時(shí)，比較來自加法模塊22的所有數(shù)據(jù)的能量，將其中能量最大的數(shù)據(jù)對(duì)應(yīng)的時(shí)隙位置，作為當(dāng)前時(shí)隙的同步位置，然后重新對(duì)來自加法模塊22的數(shù)據(jù)進(jìn)行計(jì)數(shù)。
通常一個(gè)時(shí)隙包含2560chip數(shù)據(jù)，在這種情況下，比較模塊27每接收到2560個(gè)數(shù)據(jù)就進(jìn)行一次所有數(shù)據(jù)的能量比較，確定一次時(shí)隙的同步位置。
進(jìn)一步地，如圖3所示，本發(fā)明中的存儲(chǔ)模塊21包括時(shí)分復(fù)用周期計(jì)數(shù)模塊211和數(shù)據(jù)存儲(chǔ)模塊212，其中，時(shí)分復(fù)用周期計(jì)數(shù)模塊211用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，并在每收到一個(gè)chip時(shí)鐘值8時(shí)，將時(shí)分復(fù)用周期值加1；并在時(shí)分復(fù)用周期值為129時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)1；在時(shí)分復(fù)用周期值為145時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)2；在時(shí)分復(fù)用周期值為209時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)3；在時(shí)分復(fù)用周期值為241時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)4；在時(shí)分復(fù)用周期值為249時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)5；在時(shí)分復(fù)用周期值為253時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)6；在時(shí)分復(fù)用周期值為254時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)7；在時(shí)分復(fù)用周期值為256時(shí)，向數(shù)據(jù)存儲(chǔ)模塊212發(fā)送信號(hào)8。
數(shù)據(jù)存儲(chǔ)模塊212用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，用于在第1個(gè)chip時(shí)鐘內(nèi)將外部輸入數(shù)據(jù)寫入128chip段空間，在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)分別將第一寄存器23輸出的數(shù)據(jù)寫入16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間；并從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)1開始，在每個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘依次讀出128chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)2開始，在每個(gè)時(shí)分復(fù)用周期的第2個(gè)chip時(shí)鐘依次讀出16chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)3開始，在每個(gè)時(shí)分復(fù)用周期的第3個(gè)chip時(shí)鐘依次讀出64chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)4開始，在每個(gè)時(shí)分復(fù)用周期的第4個(gè)chip時(shí)鐘依次讀出32chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)5開始，在每個(gè)時(shí)分復(fù)用周期的第5個(gè)chip時(shí)鐘依次讀出8chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)6開始，在每個(gè)時(shí)分復(fù)用周期的第6個(gè)chip時(shí)鐘依次讀出4chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)7開始，在每個(gè)時(shí)分復(fù)用周期的第7個(gè)chip時(shí)鐘讀出1chip段空間保存的數(shù)據(jù)到加法模塊22和減法模塊25，從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊211發(fā)送來的信號(hào)8開始，在每個(gè)時(shí)分復(fù)用周期的第8個(gè)chip時(shí)鐘依次讀出2chip段空間保存的一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25。
由于實(shí)現(xiàn)圖1所示的第一級(jí)運(yùn)算必須要將外部輸入數(shù)據(jù)延遲128chip后，才能輸入加法模塊22和減法模塊25，因此，在PSC相關(guān)器最初開始工作時(shí)，必須在存儲(chǔ)模塊21的128chip段空間的數(shù)據(jù)寫滿后，才能將該段空間的第一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25，開始第一級(jí)運(yùn)算；同樣，由于第2～8級(jí)運(yùn)算必須將第一寄存器23輸出的數(shù)據(jù)分別延遲16chip、64chip、32chip、8chip、4chip、1chip、2chip后才能輸入到加法模塊22和減法模塊25，因此，必須分別在存儲(chǔ)模塊21的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間的數(shù)據(jù)寫滿后，才能將各段空間的第一個(gè)數(shù)據(jù)分別讀出到加法模塊22和減法模塊25，開始第2～8級(jí)運(yùn)算。即對(duì)于圖2所示的時(shí)隙同步實(shí)現(xiàn)裝置在第1～128個(gè)時(shí)分復(fù)用周期不作任何運(yùn)算；在第129～144個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第145～208個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第209～240個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第241～248個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4個(gè)chip時(shí)鐘實(shí)現(xiàn)第4級(jí)運(yùn)算，第5～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第251～252個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4個(gè)chip時(shí)鐘實(shí)現(xiàn)第4級(jí)運(yùn)算，第5個(gè)chip時(shí)鐘實(shí)現(xiàn)第5級(jí)運(yùn)算，第6～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第253個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4個(gè)chip時(shí)鐘實(shí)現(xiàn)第4級(jí)運(yùn)算，第5個(gè)chip時(shí)鐘實(shí)現(xiàn)第5級(jí)運(yùn)算，第6個(gè)chip時(shí)鐘實(shí)現(xiàn)第6級(jí)運(yùn)算，第7～8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第254～255個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4個(gè)chip時(shí)鐘實(shí)現(xiàn)第4級(jí)運(yùn)算，第5個(gè)chip時(shí)鐘實(shí)現(xiàn)第5級(jí)運(yùn)算，第6個(gè)chip時(shí)鐘實(shí)現(xiàn)第6級(jí)運(yùn)算，第7個(gè)chip時(shí)鐘實(shí)現(xiàn)第7級(jí)運(yùn)算，第8個(gè)chip時(shí)鐘不作任何運(yùn)算；在第256個(gè)時(shí)分復(fù)用周期以后的每個(gè)chip時(shí)鐘內(nèi)，如圖4所示，第1個(gè)chip時(shí)鐘實(shí)現(xiàn)第1級(jí)運(yùn)算，第2個(gè)chip時(shí)鐘實(shí)現(xiàn)第2級(jí)運(yùn)算，第3個(gè)chip時(shí)鐘實(shí)現(xiàn)第3級(jí)運(yùn)算，第4個(gè)chip時(shí)鐘實(shí)現(xiàn)第4級(jí)運(yùn)算，第5個(gè)chip時(shí)鐘實(shí)現(xiàn)第5級(jí)運(yùn)算，第6個(gè)chip時(shí)鐘實(shí)現(xiàn)第6級(jí)運(yùn)算，第7個(gè)chip時(shí)鐘實(shí)現(xiàn)第7級(jí)運(yùn)算，第8個(gè)chip時(shí)鐘實(shí)現(xiàn)第8級(jí)運(yùn)算，并得到一個(gè)前256chip輸入數(shù)據(jù)與PSC碼的相關(guān)結(jié)果。
具體地，圖2所示裝置中的存儲(chǔ)模塊21可為隨機(jī)存取存儲(chǔ)器(RAM，Random Access Memory)，該RAM用于存儲(chǔ)圖1所示的寄存器D1～D8中緩存的數(shù)據(jù)。可以用8塊獨(dú)立的RAM來分別緩存D1～D8中緩存的數(shù)據(jù)，各塊RAM的深度和寬度分別與D1～D8相同，為方便起見，將各塊RAM分別稱為R1～R8；也可以用一塊RAM來緩存D1～D8中緩存的所有數(shù)據(jù)，如圖5所示，該整塊RAM的寬度為圖1的D8中緩存數(shù)據(jù)的位寬，深度為128+16+64+32+8+4+1+2＝255，為方便起見，將該RAM以圖1中D1～D8的深度為根據(jù)，劃分為8段，各段的深度分別與圖1所示的D1～D8的深度相同，并將該8段空間分別稱為R1～R8，且R1～R8在RAM中的排列位置不限。
將各級(jí)延遲在同一塊RAM上實(shí)現(xiàn)，可大大節(jié)省ASIC的面積。
RAM的讀寫操作，需要與圖2中其它模塊的時(shí)序同步，才能完成如圖1所示的功能。在每個(gè)時(shí)分復(fù)用周期的第1個(gè)chip時(shí)鐘，要將外部輸入數(shù)據(jù)寫入一個(gè)到128chip段RAM即R1空間，同時(shí)從R1空間讀出一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25；在每個(gè)時(shí)分復(fù)用周期的第2個(gè)chip時(shí)鐘內(nèi)，要將第一寄存器的數(shù)據(jù)輸出到R2空間，同時(shí)從R2空間讀出一個(gè)數(shù)據(jù)到加法模塊22和減法模塊25；依此類推。
若用8塊獨(dú)立的RAM，即R1～R8緩存圖1所示的八級(jí)運(yùn)算所需數(shù)據(jù)，那么，應(yīng)該分別定義各塊RAM中緩存數(shù)據(jù)的地址，以便從各塊RAM中讀寫數(shù)據(jù)。可用一個(gè)模為128的7bit的計(jì)數(shù)器，產(chǎn)生各RAM的讀寫數(shù)據(jù)地址。其中，該計(jì)數(shù)器的0～6bit即bit[6:0]，可以產(chǎn)生128chip段空間，即R1的讀寫數(shù)據(jù)地址；0～3bit即bit[3:0]、0～5bit即bit[5:0]、0～4bit即bit[4:0]、0～2bit即bit[2:0]、0～1bit即bit[1:0]、0bit即bit
，可以分別產(chǎn)生16chip段空間即R2、64chip段空間即R3、32chip段空間即R4、8chip段空間即R5、4chip段空間即R6、2chip段空間即R8的讀寫數(shù)據(jù)地址。
由于R1的空間為128chip，所以用一個(gè)可以產(chǎn)生0～127的數(shù)據(jù)的計(jì)數(shù)器，即7bit計(jì)數(shù)器就可以產(chǎn)生該空間所有數(shù)據(jù)的地址；由于R2的空間為16chip，所以用一個(gè)4bit的計(jì)數(shù)器就可以產(chǎn)生該空間所有數(shù)據(jù)的地址，可以推知可以用7bit計(jì)數(shù)器的后4bit產(chǎn)生該空間所有數(shù)據(jù)的地址。以此類推，R1～R8空間中存儲(chǔ)的數(shù)據(jù)的地址，分別用一個(gè)7bit計(jì)數(shù)器的不同bit部分就可全部產(chǎn)生。
若用一塊RAM緩存圖1所示的八級(jí)運(yùn)算所需數(shù)據(jù)，那么，必須定義各級(jí)運(yùn)算中的讀寫數(shù)據(jù)在整個(gè)RAM中的地址。首先，各段空間R1～R8都有一個(gè)基地址，R1～R8的基地址分別等于其第一個(gè)數(shù)據(jù)在整個(gè)RAM中的地址，各讀寫數(shù)據(jù)的地址等于其所屬基地址加上其在所屬段空間的相對(duì)地址。同樣，各段RAM空間中讀寫數(shù)據(jù)的相對(duì)地址，可用一個(gè)模為128的7bit的計(jì)數(shù)器產(chǎn)生，具體地，其第0～6個(gè)bit即bit[6:0]，可依次產(chǎn)生128chip段空間，即R1的讀寫數(shù)據(jù)的相對(duì)地址；其第0～3個(gè)bit即bit[3:0]、其第0～5個(gè)bit即bit[5:0]、其第0～4個(gè)bit即bit[4:0]、其第0～2個(gè)bit即bit[2:0]、其第0～1個(gè)bit即bit[1:0]、其第0個(gè)bit即bit
，可分別產(chǎn)生16chip段即R2空間、64chip段空間即R3、32chip段空間即R4、8chip段空間即R5、4chip段空間即R6、2chip段空間即R8的讀寫數(shù)據(jù)的相對(duì)地址。
圖6給出了用一塊RAM緩存圖1所示的各級(jí)運(yùn)算數(shù)據(jù)時(shí)，本發(fā)明中的存儲(chǔ)模塊21的結(jié)構(gòu)圖，如圖6所示，該存儲(chǔ)模塊21主要包括基地址選擇模塊311、相對(duì)地址輸出模塊312、加法器313、時(shí)分復(fù)用周期計(jì)數(shù)模塊314和RAM模塊315，各模塊的功能具體如下基地址選擇模塊311用于保存R1～R8的基地址D1～D8，用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，并在第1～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)分別將D1～D8輸出到加法器313。即基地址選擇模塊311在第1個(gè)chip時(shí)鐘內(nèi)將D1輸出到加法器313，在第2個(gè)chip時(shí)鐘內(nèi)將D2輸出到加法器313，依此類推。
相對(duì)地址輸出模塊312用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，并對(duì)chip時(shí)鐘進(jìn)行7bit即0～127的循環(huán)計(jì)數(shù)，并在第1～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)，分別將0～6bit對(duì)應(yīng)的計(jì)數(shù)值、0～3bit對(duì)應(yīng)的計(jì)數(shù)值、0～5bit對(duì)應(yīng)的計(jì)數(shù)值、0～4bit對(duì)應(yīng)的計(jì)數(shù)值、0～2bit對(duì)應(yīng)的計(jì)數(shù)值、0～1bit對(duì)應(yīng)的計(jì)數(shù)值、計(jì)數(shù)值0、0bit對(duì)應(yīng)的計(jì)數(shù)值作為相對(duì)地址輸出到加法器313。即相對(duì)地址輸出模塊312在第1個(gè)chip時(shí)鐘內(nèi)將0～6bit對(duì)應(yīng)的計(jì)數(shù)值輸出到加法器313，在第2個(gè)chip時(shí)鐘內(nèi)將0～3bit對(duì)應(yīng)的計(jì)數(shù)值輸出到加法器313，依此類推。
加法器313用于將基地址選擇模塊311發(fā)送來的基地址和相對(duì)地址輸出模塊312輸出的相對(duì)地址相加，并將得到的和作為讀寫地址輸出到RAM模塊315。
時(shí)分復(fù)用周期計(jì)數(shù)模塊314用于接收時(shí)分復(fù)用計(jì)數(shù)器20輸出的chip時(shí)鐘值，并在每收到一個(gè)chip時(shí)鐘值8時(shí)，將時(shí)分復(fù)用周期值加1；并在時(shí)分復(fù)用周期值為129時(shí)，向RAM模塊315發(fā)送信號(hào)1；在時(shí)分復(fù)用周期值為145時(shí)，向RAM模塊315發(fā)送信號(hào)2；在時(shí)分復(fù)用周期值為209時(shí)，向RAM模塊315發(fā)送信號(hào)3；在時(shí)分復(fù)用周期值為241時(shí)，向RAM模塊315發(fā)送信號(hào)4；在時(shí)分復(fù)用周期值為249時(shí)，向RAM模塊315發(fā)送信號(hào)5；在時(shí)分復(fù)用周期值為253時(shí)，向RAM模塊315發(fā)送信號(hào)6；在時(shí)分復(fù)用周期值為254時(shí)，向RAM模塊315發(fā)送信號(hào)7；在時(shí)分復(fù)用周期值為256時(shí)，向RAM模塊315發(fā)送信號(hào)8。
RAM模塊315用于接收時(shí)分復(fù)用計(jì)數(shù)器20發(fā)送來的chip時(shí)鐘值、以及接收加法器313輸出的讀寫地址，用于在第一個(gè)chip時(shí)鐘內(nèi)將外部輸入數(shù)據(jù)寫入與讀寫地址對(duì)應(yīng)的128chip段空間內(nèi)，在第2～8個(gè)chip時(shí)鐘的每個(gè)chip時(shí)鐘內(nèi)將第一寄存器23輸出的數(shù)據(jù)分別寫入與讀寫地址對(duì)應(yīng)的16chip、64chip、32chip、8chip、4chip、1chip、2chip段空間內(nèi)，用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)1開始，在每第1個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)2開始，在每第2個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)3開始，在每第3個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)4開始，在每第4個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)5開始，在每第5個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)6開始，在每第6個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)7開始，在每第7個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25；用于從收到時(shí)分復(fù)用周期計(jì)數(shù)模塊314發(fā)來的信號(hào)8開始，在每第8個(gè)chip時(shí)鐘內(nèi)，將與讀寫地址對(duì)應(yīng)的一個(gè)數(shù)據(jù)讀出到加法模塊22和減法模塊25。
將圖6與圖3進(jìn)行對(duì)比，可知圖3中的時(shí)分復(fù)用周期計(jì)數(shù)模塊211即為圖6中的時(shí)分復(fù)用周期計(jì)數(shù)模塊314，圖3中的數(shù)據(jù)存儲(chǔ)模塊212可包括圖6中的基地址選擇模塊311、相對(duì)地址輸出模塊312、加法器313和RAM模塊315。
基于上述結(jié)構(gòu)，本發(fā)明提供的時(shí)隙同步實(shí)現(xiàn)方法是設(shè)定每8個(gè)chip時(shí)鐘為一個(gè)時(shí)分復(fù)用周期，且在每個(gè)時(shí)分復(fù)用周期進(jìn)行如下步驟第一chip時(shí)鐘到來時(shí)，將當(dāng)前外部輸入數(shù)據(jù)寫入存儲(chǔ)模塊的128chip段空間，計(jì)算當(dāng)前chip時(shí)鐘的外部輸入數(shù)據(jù)與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的128chip段空間依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值與差值，將所得和值保存到第一寄存器，將所得差值保存到第二寄存器；第二chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第一chip時(shí)鐘內(nèi)第二寄存器保存的差值與對(duì)應(yīng)系數(shù)-1的乘積，從存儲(chǔ)模塊的16chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值與差值，將所得和值保存到第一寄存器，將所得差值保存到第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第一chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的16chip段空間；第三chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第二chip時(shí)鐘內(nèi)第二寄存器保存的差值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的64chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值與差值，將所得和值保存到第一寄存器，將所得差值保存到第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第二chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的64chip段空間；第四chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第三chip時(shí)鐘內(nèi)第二寄存器保存的差值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的32chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值，并將所得和值分別保存到第一寄存器和第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第三chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的32chip段空間；第五chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第四chip時(shí)鐘內(nèi)第二寄存器保存的和值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的8chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值與差值，將所得和值保存到第一寄存器，將所得差值保存到第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第四chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的8chip段空間；第六chip時(shí)鐘內(nèi)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第五chip時(shí)鐘內(nèi)第二寄存器保存的差值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的4chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值，并將所得和值分別保存到第一寄存器和第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第五chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的4chip段空間；第七chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第六chip時(shí)鐘內(nèi)第二寄存器保存的和值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的1chip段空間內(nèi)讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值與差值，將所得和值保存到第一寄存器，將所得差值保存到第二寄存器，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第六chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的1chip段空間；第八chip時(shí)鐘到來時(shí)，計(jì)算前一個(gè)chip時(shí)鐘內(nèi)，即當(dāng)前時(shí)分復(fù)用周期的第七chip時(shí)鐘內(nèi)第二寄存器保存的差值與對(duì)應(yīng)系數(shù)1的乘積，從存儲(chǔ)模塊的2chip段空間內(nèi)依次讀出一個(gè)數(shù)據(jù)，計(jì)算該數(shù)據(jù)與所述乘積的和值，保存該和值，并將計(jì)數(shù)值加一，判斷當(dāng)前計(jì)數(shù)值是否等于當(dāng)前時(shí)隙所包含的外部輸入數(shù)據(jù)的個(gè)數(shù)，若是，比較在當(dāng)前時(shí)隙的每個(gè)時(shí)分復(fù)用周期的第8個(gè)chip時(shí)鐘內(nèi)保存的所有和值的能量，取其中能量最大的和值對(duì)應(yīng)的時(shí)隙位置為當(dāng)前時(shí)隙的同步位置，同時(shí)將計(jì)數(shù)值清零，同時(shí)將第一寄存器在當(dāng)前時(shí)分復(fù)用周期的第七chip時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊的2chip段空間。
需要指出的是，本發(fā)明中提到的chip時(shí)鐘的長(zhǎng)度可以根據(jù)實(shí)際需要任意設(shè)置，只要在每個(gè)chip時(shí)鐘內(nèi)完成圖1所示的一級(jí)運(yùn)算，在每8個(gè)chip時(shí)鐘內(nèi)完成圖1所示的8級(jí)運(yùn)算即可。
以上所述僅為本發(fā)明的過程及方法實(shí)施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種時(shí)隙同步實(shí)現(xiàn)裝置，其特征在于，該裝置包括計(jì)數(shù)器，將計(jì)數(shù)值循環(huán)輸出到存儲(chǔ)模塊、加法模塊、第一寄存器、乘法模塊、減法模塊和第二寄存器；存儲(chǔ)模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)或第一寄存器輸出的數(shù)據(jù)寫入自身，并讀出自身的數(shù)據(jù)到加法模塊和減法模塊；加法模塊，將存儲(chǔ)模塊輸出的數(shù)據(jù)和乘法模塊輸出的數(shù)據(jù)相加，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將相加結(jié)果輸出到第一寄存器或比較模塊或第二寄存器；第一寄存器，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將自身數(shù)據(jù)輸出到存儲(chǔ)模塊；乘法模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)或第二寄存器輸出的數(shù)據(jù)和對(duì)應(yīng)系數(shù)相乘，將相乘結(jié)果分別輸出到加法模塊和減法模塊；減法模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將存儲(chǔ)模塊讀出的數(shù)據(jù)減去乘法模塊輸出的數(shù)據(jù)，并將相減結(jié)果輸出到第二寄存器；第二寄存器，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將自身數(shù)據(jù)輸出到乘法模塊；比較模塊，比較當(dāng)前時(shí)隙來自加法模塊的所有數(shù)據(jù)的能量，將能量最大的數(shù)據(jù)對(duì)應(yīng)的當(dāng)前時(shí)隙位置作為當(dāng)前時(shí)隙的同步位置。
2.如權(quán)利要求1所述的裝置，其特征在于，所述存儲(chǔ)模塊包括周期計(jì)數(shù)模塊和數(shù)據(jù)存儲(chǔ)模塊，其中，周期計(jì)數(shù)模塊，接收計(jì)數(shù)器輸出的計(jì)數(shù)值，并對(duì)計(jì)數(shù)周期進(jìn)行計(jì)數(shù)，并在不同計(jì)數(shù)周期向數(shù)據(jù)存儲(chǔ)模塊分別發(fā)送對(duì)應(yīng)的信號(hào)；數(shù)據(jù)存儲(chǔ)模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，將外部輸入數(shù)據(jù)寫入自身的第一空間，將第一寄存器輸出的數(shù)據(jù)分別寫入自身的第二至八空間；并從分別收到周期計(jì)數(shù)模塊發(fā)送來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，依次讀出空間值與所述信號(hào)值對(duì)應(yīng)的空間內(nèi)保存的一個(gè)數(shù)據(jù)到加法模塊和減法模塊。
3.如權(quán)利要求2所述的裝置，其特征在于，所述數(shù)據(jù)存儲(chǔ)模塊包括基地址選擇模塊、相對(duì)地址輸出模塊、加法器和隨機(jī)存取存儲(chǔ)器RAM模塊，其中基地址選擇模塊，保存RAM模塊所包含的第一至八空間的基地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值分別將RAM模塊的第一至八空間的基地址對(duì)應(yīng)輸出到加法器；相對(duì)地址輸出模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，分別將RAM模塊的第一至八空間的相對(duì)地址對(duì)應(yīng)輸出到加法器；加法器，將基地址選擇模塊發(fā)送來的基地址和相對(duì)地址輸出模塊輸出的相對(duì)地址相加，并將得到的和作為讀寫地址輸出到RAM模塊；RAM模塊，接收計(jì)數(shù)器發(fā)來的計(jì)數(shù)值、接收加法器輸出的讀寫地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)寫入與讀寫地址對(duì)應(yīng)的第一空間內(nèi)，將第一寄存器輸出的數(shù)據(jù)分別寫入與讀寫地址對(duì)應(yīng)的第二至八空間內(nèi)，并從分別收到周期計(jì)數(shù)模塊發(fā)來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，將與讀寫地址對(duì)應(yīng)的數(shù)據(jù)讀出到加法模塊和減法模塊。
4.如權(quán)利要求2所述的裝置，其特征在于，所述數(shù)據(jù)存儲(chǔ)模塊的第一至八空間的深度分別為128碼片(chip)、16chip、64chip、32chip、8chip、4chip、1chip、2chip。
5.如權(quán)利要求1所述的裝置，其特征在于，所述存儲(chǔ)模塊包括基地址選擇模塊、相對(duì)地址輸出模塊、加法器、周期計(jì)數(shù)模塊和RAM模塊，其中基地址選擇模塊，保存RAM模塊所包含的第一至八空間的基地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值分別將RAM模塊的第一至八空間的基地址對(duì)應(yīng)輸出到加法器；相對(duì)地址輸出模塊，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值，分別將RAM模塊的第一至八空間的相對(duì)地址對(duì)應(yīng)輸出到加法器；加法器，將基地址選擇模塊發(fā)送來的基地址和相對(duì)地址輸出模塊輸出的相對(duì)地址相加，并將得到的和作為讀寫地址輸出到RAM模塊；周期計(jì)數(shù)模塊，接收計(jì)數(shù)器輸出的計(jì)數(shù)值，對(duì)計(jì)數(shù)周期進(jìn)行計(jì)數(shù)，并在不同計(jì)數(shù)周期向RAM模塊分別發(fā)送對(duì)應(yīng)的信號(hào)；RAM模塊，接收計(jì)數(shù)器發(fā)來的計(jì)數(shù)值、接收加法器輸出的讀寫地址，根據(jù)計(jì)數(shù)器輸出的計(jì)數(shù)值將外部輸入數(shù)據(jù)寫入與讀寫地址對(duì)應(yīng)的第一空間內(nèi)，將第一寄存器輸出的數(shù)據(jù)分別寫入與讀寫地址對(duì)應(yīng)的第二至八空間內(nèi)，并從分別收到周期計(jì)數(shù)模塊發(fā)來的信號(hào)開始，在計(jì)數(shù)值與所述信號(hào)值對(duì)應(yīng)時(shí)，將與讀寫地址對(duì)應(yīng)的數(shù)據(jù)讀出到加法模塊和減法模塊。
6.如權(quán)利要求5所述的裝置，其特征在于，所述RAM模塊的第一至八空間的深度分別為128chip、16chip、64chip、32chip、8chip、4chip、1chip、2chip。
7.如權(quán)利要求1所述的裝置，其特征在于，所述乘法模塊包括系數(shù)模塊和乘法器，其中，系數(shù)模塊，根據(jù)計(jì)數(shù)模塊輸出的計(jì)數(shù)值將自身保存的系數(shù)輸出到乘法器；乘法器，根據(jù)計(jì)數(shù)模塊輸出的計(jì)數(shù)值，將外部輸入數(shù)據(jù)或第二寄存器輸出的數(shù)據(jù)分別和系數(shù)模塊輸出的系數(shù)相乘，將相乘結(jié)果分別輸出到加法模塊和減法模塊；
8.一種時(shí)隙同步實(shí)現(xiàn)方法，其特征在于，每收到一個(gè)外部輸入數(shù)據(jù)都進(jìn)行如下步驟，該方法包括第一時(shí)鐘內(nèi)，將當(dāng)前外部輸入數(shù)據(jù)寫入存儲(chǔ)模塊，計(jì)算當(dāng)前外部輸入數(shù)據(jù)與對(duì)應(yīng)系數(shù)的乘積，計(jì)算從存儲(chǔ)模塊依次取出的外部輸入數(shù)據(jù)與所述乘積的和值與差值，將和值保存到第一寄存器，將差值保存到第二寄存器；第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，分別計(jì)算前一時(shí)鐘第二寄存器保存的數(shù)值與對(duì)應(yīng)系數(shù)的乘積，分別計(jì)算從存儲(chǔ)模塊依次對(duì)應(yīng)取出的數(shù)據(jù)與所述乘積的和值、或和值與差值，將和值保存到第一寄存器，將和值或差值保存到第二寄存器，同時(shí)第一寄存器分別將前一時(shí)鐘保存的和值對(duì)應(yīng)輸出到存儲(chǔ)模塊；第八時(shí)鐘內(nèi)，計(jì)算前一時(shí)鐘第二寄存器保存的差值與對(duì)應(yīng)系數(shù)的乘積，計(jì)算并保存從存儲(chǔ)模塊依次取出的數(shù)據(jù)與所述乘積的和值，將計(jì)數(shù)值加一，在計(jì)數(shù)值等于當(dāng)前時(shí)隙所包含外部輸入數(shù)據(jù)的個(gè)數(shù)時(shí)，比較當(dāng)前時(shí)隙的第八時(shí)鐘內(nèi)保存的所有和值的能量，取能量最大的和值對(duì)應(yīng)的時(shí)隙位置為當(dāng)前時(shí)隙的同步位置，并將計(jì)數(shù)值清零，且第一寄存器將前一時(shí)鐘保存的和值輸出到存儲(chǔ)模塊。
9.如權(quán)利要求8所述的方法，其特征在于，所述第一至八時(shí)鐘內(nèi)對(duì)應(yīng)系數(shù)順序?yàn)?，-1，1，1，1，1，1，1。
10.如權(quán)利要求8所述的方法，其特征在于，所述第一時(shí)鐘內(nèi)，將當(dāng)前外部輸入數(shù)據(jù)寫入存儲(chǔ)模塊為寫入存儲(chǔ)模塊的第一空間；所述第一時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出外部輸入數(shù)據(jù)為從存儲(chǔ)模塊的第一空間取出；所述第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出數(shù)據(jù)為分別從存儲(chǔ)模塊的第二至七空間內(nèi)取出；所述第二至七時(shí)鐘的每個(gè)時(shí)鐘內(nèi)，第一寄存器將前一時(shí)鐘內(nèi)保存的和值對(duì)應(yīng)輸出到存儲(chǔ)模塊為將所述和值分別輸出到存儲(chǔ)模塊的第二至七空間；所述第八時(shí)鐘內(nèi)，從存儲(chǔ)模塊取出數(shù)據(jù)為從存儲(chǔ)模塊的第八空間取出；所述第八時(shí)鐘內(nèi)，第一寄存器將前一時(shí)鐘內(nèi)保存的和值輸出到存儲(chǔ)模塊為將所述和值輸出到存儲(chǔ)模塊的第八空間。
全文摘要
本發(fā)明公開了一種時(shí)隙同步實(shí)現(xiàn)裝置，包括計(jì)數(shù)器、存儲(chǔ)模塊、一個(gè)加法模塊、一個(gè)乘法模塊、一個(gè)減法模塊、兩個(gè)寄存器和一個(gè)比較模塊，進(jìn)一步地，存儲(chǔ)模塊可包括周期計(jì)數(shù)模塊和數(shù)據(jù)存儲(chǔ)模塊，或者包括基地址選擇模塊、相對(duì)地址輸出模塊、加法器、周期計(jì)數(shù)模塊和RAM模塊；本發(fā)明同時(shí)公開了一種時(shí)隙同步實(shí)現(xiàn)方法，該方法在每個(gè)chip時(shí)鐘實(shí)現(xiàn)一級(jí)運(yùn)算，并將運(yùn)算結(jié)果緩存在兩個(gè)寄存器中，以便下一級(jí)運(yùn)算使用，每個(gè)時(shí)分復(fù)用周期輸出一個(gè)PSC相關(guān)結(jié)果。本發(fā)明公開的裝置和方法大大減少了硬件資源，并減少了硬件資源占用的面積，同時(shí)大大提高了硬件資源的利用率。
文檔編號(hào)H04J3/06GK1859038SQ200610000580
公開日2006年11月8日 申請(qǐng)日期2006年1月11日 優(yōu)先權(quán)日2006年1月11日
發(fā)明者孫翠艷 申請(qǐng)人:華為技術(shù)有限公司