專利名稱：基于“相位插值－選擇”的多相正交時(shí)鐘產(chǎn)生電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速收發(fā)器的時(shí)鐘數(shù)據(jù)恢復(fù)電路，準(zhǔn)確地說，涉及一種用于G比特級(jí)高速串行收發(fā)器中的接收端完成時(shí)鐘數(shù)據(jù)恢復(fù)時(shí)所需要的多相正交時(shí)鐘產(chǎn)生電路，屬于通信專用集成電路設(shè)計(jì)技術(shù)領(lǐng)域。
背景技術(shù)：
高速串行數(shù)據(jù)收發(fā)器在高速雙向數(shù)據(jù)傳輸系統(tǒng)，如千兆以太網(wǎng)、光纖傳輸網(wǎng)絡(luò)、高速網(wǎng)絡(luò)路由和無線基站等中有著廣泛應(yīng)用，具體表現(xiàn)在為電路板之間、電路板和處理器之間、板上的處理器和外設(shè)之間以及芯片和背板之間的通信提供高速接口。電信業(yè)務(wù)和互聯(lián)網(wǎng)業(yè)務(wù)的迅猛發(fā)展進(jìn)一步加大了對(duì)高速高性能收發(fā)器芯片的需求。
然而，在收發(fā)器的接收端接收并放大的數(shù)據(jù)不同步且含有噪聲。為了保證對(duì)數(shù)據(jù)后續(xù)處理的同步，時(shí)鐘等時(shí)序信息必須從數(shù)據(jù)中提取出來，而且必須對(duì)數(shù)據(jù)進(jìn)行“重定時(shí)”以消除傳輸過程中積累的抖動(dòng)(噪聲)。這一時(shí)鐘提取和數(shù)據(jù)重定時(shí)的過程就稱為“時(shí)鐘數(shù)據(jù)恢復(fù)”(CDR，Clock and Data Recovery)。
為了進(jìn)行同步操作，比如對(duì)隨機(jī)數(shù)據(jù)進(jìn)行解復(fù)用和重定時(shí)，接收器必須產(chǎn)生時(shí)鐘。時(shí)鐘恢復(fù)電路通過對(duì)數(shù)據(jù)進(jìn)行檢測(cè)產(chǎn)生周期性的時(shí)鐘，并由該時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行重定時(shí)。時(shí)鐘恢復(fù)電路產(chǎn)生的時(shí)鐘必須滿足三個(gè)重要條件(1)時(shí)鐘的頻率必須與數(shù)據(jù)速率一致、或者與解復(fù)用后的數(shù)據(jù)速率一致；(2)時(shí)鐘必須與數(shù)據(jù)有一個(gè)確定的相位關(guān)系，從而保證對(duì)數(shù)據(jù)的采樣在最佳采樣點(diǎn)進(jìn)行，確切地說，時(shí)鐘沿應(yīng)與每個(gè)數(shù)據(jù)脈沖的中心對(duì)齊，這樣采樣的位置距離相鄰的前一個(gè)和后一個(gè)數(shù)據(jù)跳變沿都最遠(yuǎn)，于是相對(duì)于抖動(dòng)和其他的時(shí)序不確定性而言就提供了最大的裕度；(3)因?yàn)闀r(shí)鐘的抖動(dòng)是數(shù)據(jù)抖動(dòng)的主要“貢獻(xiàn)者”，因此時(shí)鐘的抖動(dòng)必須足夠小。這三條原則是CDR電路設(shè)計(jì)的基礎(chǔ)。
CDR電路的設(shè)計(jì)，經(jīng)歷了由最初的僅僅采用鎖相環(huán)和判決電路的簡單CDR電路、以及基于鎖相環(huán)(PLL，Phase Locked Loop)和壓控振蕩器(VCO，VoltageControlled Oscillator)由粗調(diào)環(huán)路和細(xì)調(diào)環(huán)路構(gòu)成的雙環(huán)CDR結(jié)構(gòu)，到目前的新雙環(huán)CDR結(jié)構(gòu)，該電路仍然是基于PLL/VCO的，但這里的PLL/VCO單獨(dú)構(gòu)成一個(gè)環(huán)路，只負(fù)責(zé)向具體完成時(shí)鐘數(shù)據(jù)恢復(fù)的第二個(gè)環(huán)路提供一系列不同相位的參考時(shí)鐘，并不直接參與時(shí)鐘數(shù)據(jù)恢復(fù)工作，由于若由PLL/VCO環(huán)路提供任意相位的參考時(shí)鐘，不僅導(dǎo)致PLL/VCO環(huán)路的結(jié)構(gòu)復(fù)雜、功耗加大，同時(shí)也會(huì)加劇時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路中控制電路的規(guī)模和復(fù)雜度，因此應(yīng)由第二個(gè)環(huán)路根據(jù)鑒相結(jié)果對(duì)不同相位的時(shí)鐘進(jìn)行某種操作，如插值、選擇等，生成恰當(dāng)相位的時(shí)鐘。
目前，在新雙環(huán)CDR電路設(shè)計(jì)中，時(shí)鐘產(chǎn)生工作是這樣完成的參照?qǐng)D1，時(shí)鐘恢復(fù)的完成首先選擇一對(duì)相鄰相位的時(shí)鐘來定義插值的相位間隔，相鄰的時(shí)鐘相位呈正交關(guān)系。相位插值的結(jié)果是輸出一個(gè)與輸入數(shù)據(jù)相位對(duì)齊的參考時(shí)鐘ReCk，插值操作可以在數(shù)字域或模擬域完成。模擬方法由于可以提供連續(xù)的相位插值，因而具有較好的抖動(dòng)性能，而數(shù)字方法則存在量化誤差。為了覆蓋360°的插值范圍，整個(gè)360°的插值范圍被離散地劃分為4個(gè)象限，參照?qǐng)D2(A)，每個(gè)象限的插值范圍是90°。當(dāng)插值向量從一個(gè)象限轉(zhuǎn)移到另一個(gè)象限時(shí)，一個(gè)時(shí)鐘就被它的互補(bǔ)時(shí)鐘所代替。為了降低抖動(dòng)和相位不連續(xù)性，這種替換必須在不影響環(huán)路的情況下完成，可以利用一個(gè)象限邊界控制單元來保證時(shí)鐘的替換僅發(fā)生在時(shí)鐘混頻權(quán)重為0的時(shí)候。這樣就實(shí)現(xiàn)了時(shí)鐘相位象限的平滑轉(zhuǎn)移。然而由于各種負(fù)面因素的存在，比如相位邊界控制單元的偏移，會(huì)使得時(shí)鐘替換并不是發(fā)生在混頻權(quán)重精確為0的時(shí)刻。這樣就會(huì)產(chǎn)生如圖2(B)所示的相位階躍，從而導(dǎo)致抖動(dòng)性能的下降。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)現(xiàn)有問題，提出具有較高抖動(dòng)性能的“相位插值-選擇”正交時(shí)鐘產(chǎn)生電路，供時(shí)鐘數(shù)據(jù)恢復(fù)(CDR)電路進(jìn)行數(shù)據(jù)重定時(shí)。
本發(fā)明的目的是這樣實(shí)現(xiàn)的利用輸入的16相相位間隔為π/8的參考時(shí)鐘通過相鄰交叉重疊分為8組進(jìn)行相位插值，生成32相相位間隔為π/16的時(shí)鐘并通過控制信號(hào)slc1_i，i＝1，2，3，4進(jìn)行第一次相位選擇，產(chǎn)生8相兩組、組內(nèi)相位間隔為π/2，即正交的時(shí)鐘，這8相時(shí)鐘的表達(dá)式為clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk_13+clk_14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序，相位遞增，步長為π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序，相位遞減，步長為π/16；這8相時(shí)鐘信號(hào)由第二組相位選擇信號(hào)slc2_j，j＝1，2，…，6進(jìn)行選擇得到恰當(dāng)相位的正交時(shí)鐘輸出信號(hào)clcI和clkQ，其表達(dá)式為clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)當(dāng)slc2_5信號(hào)有效時(shí)，輸出時(shí)鐘信號(hào)clkI的相位在π和2π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞減，步長為π/4；slc2_6信號(hào)有效時(shí)，clkI的相位在0和π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞增，步長為π/4。
這樣就完成了正交時(shí)鐘的生成工作，該對(duì)正交時(shí)鐘在完成數(shù)據(jù)重定時(shí)的過程中，相位的調(diào)整步伐可以達(dá)到π/16，即數(shù)據(jù)周期的1/32，滿足數(shù)據(jù)重定時(shí)的精度要求。該“相位插值-選擇”電路的結(jié)構(gòu)比現(xiàn)有技術(shù)大為簡化，從而減小了電路復(fù)雜度，緩解了控制電路的壓力，降低了電路功耗，提升了電路性能，保證了電路的可靠工作。


圖1是基于相位選擇和插值的時(shí)鐘恢復(fù)系統(tǒng)框圖；圖2(A)、(B)分別是模擬正交相位插值的示意圖和象限轉(zhuǎn)移時(shí)的相位不連續(xù)性示意圖；圖3是本發(fā)明的方案模塊圖；圖4是本發(fā)明的電路原理圖；圖5是一組“相位插值兼選擇”電路的原理圖(即圖4中的U1)；圖6是“相位選擇”電路的模塊圖(即圖4中的U9)；圖7是本發(fā)明應(yīng)用于CDR電路中的實(shí)施框圖。
具體實(shí)施例方式
下面結(jié)合附圖具體介紹本發(fā)明所采用的技術(shù)方案和工作原理。
首先說明電路各模塊的接口信號(hào)。本發(fā)明的電路原理圖如圖4所示，其輸入輸出接口說明如表1所示。圖4中的相位插值兼選擇電路U1～U8內(nèi)部結(jié)構(gòu)相同，如圖5所示。為了得到上面的時(shí)鐘表達(dá)式clk1～clk8，圖5中把其接口信號(hào)替換成了該單元相應(yīng)的輸入輸出信號(hào)。U1的接口信號(hào)及與圖5中信號(hào)的對(duì)應(yīng)關(guān)系如表2所示。圖4中的相位選擇電路U9的接口信號(hào)說明如表3所示。
表1，模塊接口信號(hào)說明

表2，相位插值兼選擇電路的接口信號(hào)說明

表3，相位選擇電路的接口信號(hào)說明

參照?qǐng)D7，PLL/VCO環(huán)路輸出的16相相位間隔π/8的參考時(shí)鐘clk_i，i＝1，2，…，16送入“相位插值-選擇”模塊，在數(shù)字低通濾波器(LPF，LowPass Filter)對(duì)鑒相結(jié)果進(jìn)行譯碼生成的相位選擇信號(hào)控制下完成相位的插值和選擇操作。這組相位選擇信號(hào)就是圖4所示模塊圖中的slc1_1、slc1_2、slc1_3、slc1_4、slc2_1、slc2_2、slc2_3、slc2_4、slc2_5、slc2_6。這里我們注意到有些進(jìn)行插值的時(shí)鐘是同一個(gè)時(shí)鐘信號(hào)，這是為了使各種情況下輸出時(shí)鐘信號(hào)的延時(shí)相匹配。將這16相參考時(shí)鐘進(jìn)行相鄰交叉重疊分組，時(shí)鐘恢復(fù)電路利用每兩個(gè)相鄰(或相同)相位的時(shí)鐘進(jìn)行插值，從而得到32相標(biāo)準(zhǔn)參考時(shí)鐘clk_mj，j＝1，2，…，32，此時(shí)得到的插值后時(shí)鐘與其相鄰時(shí)鐘相位間隔為π/16，即所得到得32相時(shí)鐘的相位間隔為π/16，時(shí)鐘clk_i和clk_i+1進(jìn)行插值后得到的時(shí)鐘的相位可以表示為Pclk_i，i+1＝iπ/8-π/16。
參照?qǐng)D4、圖5，各組相位插值兼選擇電路的輸出時(shí)鐘信號(hào)clk1、clk2、clk3、clk4、clk5、clk6、clk7、clk8的表達(dá)式為clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk_13+clk_14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)在相位選擇信號(hào)slc1_1、slc1_2、slc1_3、slc1_4的控制下，輸出時(shí)鐘信號(hào)clk1～clk8的相位關(guān)系如表4所示。
表4時(shí)鐘信號(hào)clk1～clk8在第一組選擇信號(hào)有效情況下的相位關(guān)系。

根據(jù)上表可以看出，進(jìn)行相位插值及第一次相位選擇后的結(jié)果與預(yù)期目標(biāo)一致clk1，3，5，7和clk2，4，6，8的相鄰相位間隔為π/2，具有不同相位的正交參考時(shí)鐘已經(jīng)生成，其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序相位遞增，步長為π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序相位遞減，步長為π/16。但是選擇哪一對(duì)正交時(shí)鐘對(duì)輸入的數(shù)據(jù)進(jìn)行重定時(shí)，需要第二組選擇信號(hào)slc2_j，j＝1，2，…，6，對(duì)已經(jīng)產(chǎn)生的正交時(shí)鐘進(jìn)行選擇。參照?qǐng)D6，輸出時(shí)鐘clkI和clkQ的表達(dá)式為clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)其中slc2_5信號(hào)有效時(shí)，clkI的相位在π和2π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞減，步長為π/4；slc2_6信號(hào)有效時(shí)，clkI的相位在0和π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞增，步長為π/4。表5是相應(yīng)的選擇結(jié)果。對(duì)照表4可得最終選擇輸出的時(shí)鐘信號(hào)clkI和clkQ對(duì)應(yīng)的時(shí)鐘彼此正交。
表5在相位選擇信號(hào)slc2_j作用下的輸出時(shí)鐘信號(hào)

本發(fā)明已經(jīng)在“2.5Gbps高速串行收發(fā)器芯片”的設(shè)計(jì)中加以采用，利用Cadence的驗(yàn)證工具進(jìn)行了驗(yàn)證，結(jié)果表明該電路的功能滿足預(yù)期目標(biāo)，可以可靠工作，實(shí)現(xiàn)了發(fā)明目的。
權(quán)利要求
1.一種用于G比特級(jí)高速串行收發(fā)器中的接收端完成時(shí)鐘數(shù)據(jù)恢復(fù)時(shí)所需要的多相正交時(shí)鐘產(chǎn)生電路，包括八個(gè)相位插值兼選擇電路、一個(gè)相位選擇電路；其特征在于利用輸入的16相相位間隔為π/8的參考時(shí)鐘通過相鄰交叉重疊分為8組進(jìn)行相位插值，生成32相相位間隔為π/16的時(shí)鐘并通過控制信號(hào)slc1_i，i＝1，2，3，4進(jìn)行第一次相位選擇，產(chǎn)生8相兩組、組內(nèi)相位間隔為π/2，即正交的時(shí)鐘，這8相時(shí)鐘的表達(dá)式為clk1＝slc1_1·(clk_1+clk_1)·slc1_2·(clk_1+clk_2)·slc1_3·(clk_2+clk_2)·slc1_4·(clk_2+clk_3)clk2＝slc1_1·(clk_4+clk_5)·slc1_2·(clk_4+clk_4)·slc1_3·(clk_3+clk_4)·slc1_4·(clk_3+clk_3)clk3＝slc1_1·(clk_5+clk_5)·slc1_2·(clk_5+clk_6)·slc1_3·(clk_6+clk_6)·slc1_4·(clk_6+clk_7)clk4＝slc1_1·(clk_8+clk_9)·slc1_2·(clk_8+clk_8)·slc1_3·(clk_7+clk_8)·slc1_4·(clk_7+clk_7)clk5＝slc1_1·(clk_9+clk_9)·slc1_2·(clk_9+clk_10)·slc1_3·(clk_10+clk_10)·slc1_4·(clk_10+clk_11)clk6＝slc1_1·(clk_12+clk_13)·slc1_2·(clk_12+clk_12)·slc1_3·(clk_11+clk_12)·slc1_4·(clk_11+clk_11)clk7＝slc1_1·(clk_13+clk_13)·slc1_2·(clk 13+clk 14)·slc1_3·(clk_14+clk_14)·slc1_4·(clk_14+clk_15)clk8＝slc1_1·(clk_1+clk_16)·slc1_2·(clk_16+clk_16)·slc1_3·(clk_15+clk_16)·slc1_4·(clk_15+clk_15)其中clk1，3，5，7按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序，相位遞增，步長為π/16；clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序，相位遞減，步長為π/16；這8相時(shí)鐘信號(hào)由第二組相位選擇信號(hào)slc2_j，j＝1，2，…，6進(jìn)行選擇得到恰當(dāng)相位的正交時(shí)鐘輸出信號(hào)clkI和clkQ，其表達(dá)式為clkI＝slc2_5·(slc2_1·clk8+slc2_2·clk7+slc2_3·clk6+slc2_4·clk5)+slc2_6·(slc2_1·clk1+slc2_2·clk2+slc2_3·clk3+slc2_4·clk4)clkQ＝slc2_5·(slc2_1·clk6+slc2_2·clk5+slc2_3·clk4+slc2_4·clk3)+slc2_6·(slc2_1·clk7+slc2_2·clk8+slc2_3·clk1+slc2_4·clk2)當(dāng)slc25信號(hào)有效時(shí)，輸出時(shí)鐘信號(hào)clkI的相位在π和2π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞減，步長為π/4；當(dāng)slc2_6信號(hào)有效時(shí)，clkI的相位在0和π之間，按照slc2_1、slc2_2、slc2_3、slc2_4的順序依次有效，輸出時(shí)鐘clkI的相位遞增，步長為π/4。
全文摘要
一種用于高速收發(fā)器接收端的完成時(shí)鐘數(shù)據(jù)恢復(fù)的多相正交時(shí)鐘產(chǎn)生電路，包括八個(gè)相位插值兼選擇電路、一個(gè)相位選擇電路。相位插值兼選擇電路將PLL/VCO輸出的16相相位間隔π/8的參考時(shí)鐘分為8組進(jìn)行相位插值，生成32相相位間隔π/16的時(shí)鐘并通過控制信號(hào)slc1_i，i＝1，2，3，4進(jìn)行相位選擇，產(chǎn)生8相兩組、組內(nèi)相位間隔為π/2的時(shí)鐘，其中clk1，3，5，7、clk2，4，6，8按照slc1_1、slc1_2、slc1_3、slc1_4依次有效的順序相位分別遞增、遞減，步長為π/16。相位選擇電路在控制信號(hào)slc2_j，j＝1，2，L，6的作用下從多相正交時(shí)鐘中選擇恰當(dāng)?shù)南辔籹lc2_5有效時(shí)，輸出時(shí)鐘信號(hào)clkI的相位介于π～2π，按照slc2_1、slc2_2、slc2_3、slc2_4依次有效的順序相位遞減，步長為π/4；slc2_6有效時(shí)，clkI的相位介于0～π，按照slc2_1、slc2_2、slc2_3、slc2_4依次有效的順序相位遞增，步長為π/4。該電路結(jié)構(gòu)簡單，功耗較小，性能較高，工作可靠。
文檔編號(hào)H04L7/04GK1897583SQ20061004301
公開日2007年1月17日 申請(qǐng)日期2006年6月23日 優(yōu)先權(quán)日2006年6月23日
發(fā)明者曾澤滄, 蔣林, 劉釗遠(yuǎn), 鄧軍勇, 胡濱 申請(qǐng)人:西安郵電學(xué)院