專(zhuān)利名稱(chēng)：一種移動(dòng)電視接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明主要涉及電視接收電路領(lǐng)域，尤其是移動(dòng)電視接收電路。
背景技術(shù)：
當(dāng)前，移動(dòng)電視接收電路的實(shí)現(xiàn)遇到三個(gè)問(wèn)題第一、移動(dòng)電視接收電路要隨著移動(dòng)電視標(biāo)準(zhǔn)的進(jìn)步而進(jìn)步，這在移動(dòng)電視標(biāo)準(zhǔn)發(fā)布前期尤其重要；第二、移動(dòng)電視接收電路要支持移動(dòng)電視的多標(biāo)準(zhǔn)狀態(tài)，這在全球多標(biāo)準(zhǔn)存在的情況下開(kāi)發(fā)全球市場(chǎng)非常重要；第三、移動(dòng)電視接收電路成本要低；這在全球企業(yè)高度競(jìng)爭(zhēng)的商業(yè)環(huán)境下尤其重要?？傊苿?dòng)電視接收電路要達(dá)到低成本和高靈活性的統(tǒng)一。
現(xiàn)有的移動(dòng)電視接收電路的解決方案分為采用純硬件解決方案和采用純軟件解決方案。
請(qǐng)參閱圖1，是現(xiàn)有的采用純硬件的移動(dòng)電視接收電路的示意圖。該純硬件的移動(dòng)電視接收電路包括RF射頻接口、EQ同步電路、RS(Reed-Solomon)解碼器、deinterleaver交互電路、Viterbi解碼器、Sync SM(SMstate machine)同步狀態(tài)機(jī)及Operation SM運(yùn)行狀態(tài)機(jī)。該純硬件的移動(dòng)電視接收電路的解決方案通過(guò)固定的硬件實(shí)現(xiàn)固定的算法，但是該方案很難適應(yīng)通訊標(biāo)準(zhǔn)的變化和多標(biāo)準(zhǔn)的要求，缺乏靈活性。
請(qǐng)參閱圖2，是現(xiàn)有的采用純軟件的移動(dòng)電視接收電路的示意圖。該純軟件的移動(dòng)電視接收電路包括輸入電路、內(nèi)存單元、輸出電路及N個(gè)信號(hào)處理器及N個(gè)PM(programmemory，程序內(nèi)存)。該純軟件解決方案先用多個(gè)信號(hào)處理器搭成硬件平臺(tái)，然后在上面實(shí)現(xiàn)和調(diào)試算法。但是純軟件方案需要采用多個(gè)信號(hào)處理器，其成本和功耗都過(guò)高，不具備競(jìng)爭(zhēng)力。
因此，發(fā)展一種新的移動(dòng)電視接收電路成為迫切的需要。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種移動(dòng)電視接收電路，該電路成本和功耗低，且能適應(yīng)通訊標(biāo)準(zhǔn)的變化和多標(biāo)準(zhǔn)的要求。
為了解決上述技術(shù)問(wèn)題，本發(fā)明所采取的技術(shù)方案包括一種移動(dòng)電視接收電路，該移動(dòng)電視接收電路包括輸入電路、內(nèi)存單元、輸出電路、信號(hào)處理器及至少一可配置的硬件加速單元，所述輸入電路、內(nèi)存單元及輸出電路依次相連，，所述信號(hào)處理器及至少一可配置的硬件加速單元分別與內(nèi)存單元相連，所述信號(hào)處理器控制硬件加速單元的工作。
所述信號(hào)處理器是可編程信號(hào)處理器，通過(guò)通用的嵌入式信號(hào)處理器實(shí)現(xiàn)。
所述可配置的硬件加速單元包括第一可配置硬件加速單元，所述第一可配置硬件加速單元完成各種格式的Viterbi解碼。
所述可配置的硬件加速單元包括第二可配置硬件加速單元，所述第二可配置硬件加速單元完成各種格式的RS解碼。
所述可配置的硬件加速單元包括第三可配置硬件加速單元，所述第三可配置硬件加速單元完成各種格式的乘加運(yùn)算。
所述可配置的硬件加速單元包括第四可配置硬件加速單元，所述第四可配置硬件加速單元完成各種格式的各種格式的數(shù)據(jù)搬移。
所述內(nèi)存單元由多塊多端口存儲(chǔ)單元組成，它保證各個(gè)運(yùn)算單元之間的數(shù)據(jù)交換。
所述可編程信號(hào)處理器通過(guò)接口電路與主處理器相連，所述主處理器下載可編程信號(hào)處理器運(yùn)行程序，并通知接收器要解調(diào)的子通道信息。
所述接收器根據(jù)輸入的基帶信號(hào)的快速通道信息表，解調(diào)這些子通道，并將這些子通道碼流以包的形式傳送給主處理器。
采用上述技術(shù)方案，結(jié)合下面將要詳述的實(shí)施例，本發(fā)明有益的技術(shù)效果在于本發(fā)明的移動(dòng)電視接收電路采用可編程的信號(hào)處理器和若干個(gè)可配置的硬件加速單元組成，該電路采用可編程的信號(hào)處理器，其成本和功耗低，且能適應(yīng)通訊標(biāo)準(zhǔn)的變化和多標(biāo)準(zhǔn)的要求，既保證了靈活性，又保證了功耗成本。
本發(fā)明的特征及優(yōu)點(diǎn)將通過(guò)實(shí)施例結(jié)合附圖進(jìn)行詳細(xì)說(shuō)明。


圖1為現(xiàn)有的采用純硬件的移動(dòng)電視接收電路的示意圖；圖2為現(xiàn)有的采用純軟件的移動(dòng)電視接收電路的示意圖；圖3為本發(fā)明的移動(dòng)電視接收電路的實(shí)施例的電路圖。
具體實(shí)施例方式
如圖3所示，為本發(fā)明的移動(dòng)電視接收電路的實(shí)施例的電路圖。該移動(dòng)電視接收電路采用可編程的信號(hào)處理器和若干個(gè)可配置的硬件加速單元組成。它既保證了靈活性，又保證了功耗成本。該移動(dòng)電視接收電路包括輸入電路、輸出電路、內(nèi)存單元、信號(hào)處理器及至少一可配置的硬件加速單元，該輸入電路、內(nèi)存單元及輸出電路依次相連，該信號(hào)處理器及硬件加速單元分別與內(nèi)存相連，該程序內(nèi)存與信號(hào)處理器相連。
該可編程信號(hào)處理器實(shí)現(xiàn)無(wú)線接收算法的流程和運(yùn)算量不頻繁的操作，例如同步，接入，控制等，并利用中斷和計(jì)時(shí)器控制各個(gè)加速硬件單元的工作。該可編程信號(hào)處理器的實(shí)現(xiàn)通過(guò)通用的嵌入式信號(hào)處理器完成。
在本實(shí)施例中，該移動(dòng)電視接收電路采用四個(gè)可配置的硬件加速單元，分別為第一可配置硬件加速單元、第二可配置硬件加速單元、第三可配置硬件加速單元及第四可配置硬件加速單元。該第一可配置硬件加速單元、第二可配置硬件加速單元、第三可配置硬件加速單元及第四可配置硬件加速單元分別與內(nèi)存單元相連。第一可配置硬件加速單元完成各種格式的Viterbi解碼(包括Turbo和LDPC)；第二可配置硬件加速單元完成各種格式的RS解碼；第三可配置硬件加速單元完成各種格式的乘加運(yùn)算，例如EQ和FFT；第四個(gè)可配置硬件加速單元完成各種格式的數(shù)據(jù)搬移，例如De-interleave。該內(nèi)存由多塊多端口存儲(chǔ)單元組成，它保證各個(gè)運(yùn)算單元之間的數(shù)據(jù)交換。
該可編程信號(hào)處理器通過(guò)接口電路與主處理器相連，該主處理器下載可編程信號(hào)處理器運(yùn)行程序，并通知接收器要解調(diào)的子通道(sub-channels)信息，該接收器是本發(fā)明的接收電路對(duì)應(yīng)于主處理器而言。通常該信息包括快速通道的信息；然后，接收器根據(jù)輸入的基帶信號(hào)的快速通道信息表，解調(diào)這些子通道。解調(diào)的內(nèi)容包括基帶信號(hào)的同步和數(shù)據(jù)錯(cuò)誤糾正；最后，接收器將這些子通道碼流以包的形式(子通道號(hào)，長(zhǎng)度，數(shù)據(jù))傳送給主處理器，以完成信號(hào)的接收，通常傳送以同步并行的形式進(jìn)行。
以上所述，僅為本發(fā)明較佳的具體事實(shí)方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求書(shū)的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種移動(dòng)電視接收電路，包括輸入電路、內(nèi)存單元及輸出電路，所述輸入電路、內(nèi)存單元及輸出電路依次相連，其特征在于還包括信號(hào)處理器及至少一可配置的硬件加速單元，所述信號(hào)處理器及至少一可配置的硬件加速單元分別與內(nèi)存單元相連，所述信號(hào)處理器控制硬件加速單元的工作。
2.如權(quán)利要求1所述的移動(dòng)電視接收電路，其特征在于所述信號(hào)處理器是可編程信號(hào)處理器，通過(guò)通用的嵌入式信號(hào)處理器實(shí)現(xiàn)。
3.如權(quán)利要求1或2所述的移動(dòng)電視接收電路，其特征在于所述可配置的硬件加速單元包括第一可配置硬件加速單元，所述第一可配置硬件加速單元完成各種格式的Viterbi解碼。
4.如權(quán)利要求1或2所述的移動(dòng)電視接收電路，其特征在于所述可配置的硬件加速單元包括第二可配置硬件加速單元，所述第二可配置硬件加速單元完成、各種格式的RS解碼。
5.如權(quán)利要求1或2所述的移動(dòng)電視接收電路，其特征在于所述可配置的硬件加速單元包括第三可配置硬件加速單元，所述第三可配置硬件加速單元完成各種格式的乘加運(yùn)算。
6.如權(quán)利要求1或2所述的移動(dòng)電視接收電路，其特征在于所述可配置的硬件加速單元包括第四可配置硬件加速單元，所述第四可配置硬件加速單元完成各種格式的各種格式的數(shù)據(jù)搬移。
7.如權(quán)利要求1所述的移動(dòng)電視接收電路，其特征在于所述內(nèi)存單元由多塊多端口存儲(chǔ)單元組成，它保證各個(gè)運(yùn)算單元之間的數(shù)據(jù)交換。
8.如權(quán)利要求2所述的移動(dòng)電視接收電路，其特征在于所述可編程信號(hào)處理器通過(guò)接口電路與主處理器相連，所述主處理器下載可編程信號(hào)處理器運(yùn)行程序，并通知接收器要解調(diào)的子通道信息。
9.如權(quán)利要求8所述的移動(dòng)電視接收電路，其特征在于所述接收器根據(jù)輸入的基帶信號(hào)的快速通道信息表，解調(diào)這些子通道，并將這些子通道碼流以包的形式傳送給主處理器。
全文摘要
本發(fā)明公開(kāi)了一種移動(dòng)電視接收電路，該移動(dòng)電視接收電路包括輸入電路、內(nèi)存單元、輸出電路、信號(hào)處理器及至少一可配置的硬件加速單元，所述輸入電路、內(nèi)存單元及輸出電路依次相連，所述信號(hào)處理器及至少一可配置的硬件加速單元分別與內(nèi)存單元相連，所述信號(hào)處理器控制硬件加速單元的工作。該電路成本和功耗低，且能適應(yīng)通訊標(biāo)準(zhǔn)的變化和多標(biāo)準(zhǔn)的要求。
文檔編號(hào)H04N7/24GK101014104SQ20071007302
公開(kāi)日2007年8月8日 申請(qǐng)日期2007年1月23日 優(yōu)先權(quán)日2007年1月23日
發(fā)明者李小明, 龐恩林, 蘇丹 申請(qǐng)人:深圳安凱微電子技術(shù)有限公司