專利名稱：一種陣列信號處理系統(tǒng)的信號源產(chǎn)生裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及陣列信號處理系統(tǒng)的中頻變頻和基帶處理部分的信號源，該信號源輸出可以模擬陣列接收中頻信號。

背景技術(shù)：
陣列信號處理系統(tǒng)在通信、雷達(dá)中廣泛應(yīng)用，其處理的對象是通過陣列天線接收的信號。陣列系統(tǒng)按照信號流程，包括天線、射頻信道、中頻變頻、基帶處理幾個部分，即信號首先由陣列天線接收，然后經(jīng)過射頻信道一次變頻，接著是中頻二次變頻，最后是基帶處理。中頻變頻和基帶處理往往是在一起的，在開發(fā)和調(diào)試這個部分的時候，需要為該系統(tǒng)提供一個信號源。
根據(jù)陣列信號處理理論，假設(shè)空間存在來自不同方向但調(diào)制方式相同的J個信號s0(t)、s1(t)、...、sJ-1(t)，對于M個陣元的均勻線陣陣列天線，其每個陣元接收信號經(jīng)過陣列天線和射頻信道后，輸出中頻信號可以表示為 其中，τ0、τ1、…、τJ-1分別是信號s0(t)、s1(t)、...、sJ-1(t)在相鄰陣元間的相對延時，決定于陣列結(jié)構(gòu)和信號DOA(波達(dá)方向)。由于陣列結(jié)構(gòu)是已知的，所以，延時τ和信號s(t)的DOA之間就具有一一對應(yīng)關(guān)系。所謂信號源，就是一個能夠提供M路輸出信號的裝置，各路信號分別對應(yīng)一個陣元接收的中頻信號，這M路信號即為y0(t)、y1(t)、…、yM-1(t)。
以往的方法是利用已有的陣列天線和射頻信道設(shè)備，從無線信道中接收信標(biāo)發(fā)射的信號，從而作為信號源傳輸給中頻變頻和基帶處理系統(tǒng)。這樣的方法，一方面需要首先完成陣列天線和射頻信道部分，無法同步進(jìn)行系統(tǒng)設(shè)計；另一方面，由于需要設(shè)計多個信標(biāo)機(jī)，顯然成本較高；此外，即使有了陣列天線、射頻信道和信標(biāo)機(jī)，調(diào)試也必須在室外進(jìn)行，很不方便。


發(fā)明內(nèi)容
本發(fā)明目的，就是設(shè)計一種簡單的信號源，信號源輸出可以模擬陣列天線和射頻信道的輸出中頻信號，從而使中頻變頻和基帶處理系統(tǒng)開發(fā)和調(diào)試脫離陣列天線和射頻信道，提高整個陣列信號處理系統(tǒng)開發(fā)的效率。
一種陣列信號處理系統(tǒng)的信號源產(chǎn)生裝置，包括參數(shù)設(shè)置單元(5)，與邏輯控制單元(2)相連，輸出傳遞給邏輯控制單元(2)，用于設(shè)置陣列接收的每個信號DOA(波達(dá)方向)，并以二進(jìn)制編碼方式傳遞給邏輯控制單元(2)；參數(shù)顯示單元(4)，與邏輯控制單元(2)相連，輸入來自邏輯控制單元(2)，由多個獨(dú)立顯示模塊構(gòu)成，每個顯示模塊顯示一個信號的DOA值；數(shù)據(jù)表(1)，與邏輯控制單元(2)相連，輸入來自邏輯控制(2)單元，輸出傳遞給邏輯控制單元(2)，由多個獨(dú)立數(shù)據(jù)存儲空間組成，每個空間的數(shù)據(jù)代表一個信號的一段中頻信號采樣，基帶數(shù)據(jù)則為短周期PN(偽隨機(jī))碼，不同信號采用不同PN碼，但這些PN碼周期相同，這段中頻信號數(shù)據(jù)長度等于基帶PN碼的一個周期；多路DAC輸出單元(3)，與邏輯控制單元(2)相連，輸入來自邏輯控制單元(2)，由多個獨(dú)立DAC構(gòu)成，每路輸出信號模擬一個陣元接收中頻信號；邏輯控制單元(2)，分別同參數(shù)設(shè)置單元(5)、參數(shù)顯示單元(4)、數(shù)據(jù)表(1)、多路DAC輸出單元(3)，用于整個裝置的各個部分信息傳輸控制。
一種陣列信號處理系統(tǒng)的信號源產(chǎn)生方法，包括以下步驟(L1)人工通過參數(shù)設(shè)置單元(5)，設(shè)置各個信號DOA參數(shù)，參數(shù)設(shè)置單元(5)產(chǎn)生一個二進(jìn)制編碼；(L2)邏輯控制單元(2)從參數(shù)設(shè)置單元(5)獲取包含信號參數(shù)的二進(jìn)制編碼；(L3)邏輯控制單元(2)根據(jù)從參數(shù)設(shè)置單元(5)獲取的二進(jìn)制編碼信息，譯碼得到各個信號DOA的值，并輸出給顯示模塊顯示，顯示模塊顯示信號DOA值；(L4)邏輯控制單元(2)根據(jù)從參數(shù)設(shè)置單元(5)獲取的二進(jìn)制編碼信息，計算各個信號在相鄰陣元的相對延時和起始地址差，并根據(jù)起始地址差從數(shù)據(jù)表中取數(shù)據(jù)，再把從數(shù)據(jù)表中不同存儲單元取的數(shù)據(jù)相加；(L5)邏輯控制單元(2)把相加后的數(shù)據(jù)輸出給DAC，DAC則輸出時域連續(xù)信號。
方法中(L4)步驟進(jìn)一步包括以下步驟(a)邏輯控制單元(2)從參數(shù)設(shè)置單元(5)獲取二進(jìn)制編碼后，分析該二進(jìn)制編碼，判斷是否信號存在，如果存在，計算其相鄰陣元間的相對延時，不存在則不作處理；(b)根據(jù)各個存在的信號相對延時，計算各個信號在存儲空間相鄰行取數(shù)的初始地址差；(c)根據(jù)信號初始地址差，同時從存儲空間每行取一個數(shù)，并把每個存儲空間相同行所取的數(shù)相加。



圖1是信號源產(chǎn)生裝置結(jié)構(gòu)框圖； 圖2是參數(shù)設(shè)置單元(5)產(chǎn)生的二進(jìn)制碼結(jié)構(gòu)圖； 圖3是數(shù)據(jù)表(1)的結(jié)構(gòu)圖； 圖4是顯示單元(4)結(jié)構(gòu)框圖； 圖5是多路DAC輸出單元(3)結(jié)構(gòu)框圖。
圖6是信號源產(chǎn)生方法的流程圖； 圖7是邏輯控制單元(2)中(L3)步驟的軟件流程圖； 圖8是邏輯控制單元(2)中(L4)和(L5)步驟的軟件流程圖。

具體實施例方式 信號源產(chǎn)生裝置包括數(shù)據(jù)表(1)，邏輯控制單元(2)，多路DAC輸出單元(3)，數(shù)據(jù)顯示單元(4)，參數(shù)設(shè)置單元(5)，其中，邏輯控制單元(2)是核心，其他所有單元都是同他相連接，如圖1所示。具體實施時，考慮陣列系統(tǒng)有M個陣元，是均勻線陣，陣元間距等于半個波長，同時，來自不同方向的信號個數(shù)為J，分別為s0(t)，s1(t)，...，sJ-1(t)。正如技術(shù)背景中所述，信號源輸出的信號y0(t)、y1(t)、…、yM-1(t)就是所有這J個信號的疊加。由于是線陣，信號DOA只需要考慮0°～180°。
對于參數(shù)設(shè)置單元(5)，他的功能是定義空間J個信號的DOA。這些參數(shù)，可以通過一個長度為P×J的二進(jìn)制碼進(jìn)行描述，如圖2所示。該碼包括J個部分，每個部分長度都是P，而且，每個部分就對應(yīng)一個信號s(t)的參數(shù)。以第1段數(shù)據(jù)為例，比特a01，a11，...，aP-11代表了對信號s1(t)參數(shù)定義。比特a01為0，表明s1(t)不存在，其后的各個比特沒有意義，比特a01為1，表明s1(t)存在，其后各個比特定義s1(t)的DOA值。比特a11，...，aP-11共P-1個比特代表信號DOA值，一種簡單的具體編碼方式就是線性編碼，即所有P-1個比特組成的二進(jìn)制數(shù)大小與角度大小成正比，比如比特全為0對應(yīng)信號DOA為0°，全為1對應(yīng)180°。由此，參數(shù)設(shè)置單元(5)通過P×J個比特的編碼完成J個信號的參數(shù)定義。從物理實現(xiàn)上，可以采樣簡單的撥鍵開關(guān)，或者鍵盤。工作時，由人工通過物理硬件輸入產(chǎn)生這個編碼。
數(shù)據(jù)表(1)是由J個存儲空間構(gòu)成，每個存儲空間里面存放著一個信號的一段數(shù)據(jù)，即第0個存儲空間對應(yīng)信號s0(t)，第1個存儲空間對應(yīng)信號s1(t)，...，如圖3所示。圖中首行和首列為序號，其他是數(shù)據(jù)表(1)中的數(shù)據(jù)。對于每個存儲空間，又是由相同的M個數(shù)據(jù)段構(gòu)成，每個數(shù)據(jù)段有N個數(shù)據(jù)。數(shù)據(jù)段的產(chǎn)生方法，以信號s1(t)對應(yīng)數(shù)據(jù)x01x11...xN-11為例進(jìn)行說明，并假設(shè)s1(t)是BPSK(二進(jìn)制相移鍵控)調(diào)制。首先，選擇一段周期較短的PN碼作為基帶信號c1(t)，周期長度為T，并對這一長度為T的PN碼進(jìn)行BPSK調(diào)制，得到長度為T的已調(diào)中頻信號s1(t)＝c1(t)cosωt，其中ω是載波角頻率。接著，對s1(t)按照等間隔采樣N個點(diǎn)，這些采樣點(diǎn)的值就是x01、x11、...、xN-11。不同的信號，基帶PN碼周期相同但數(shù)據(jù)不同，從而可以保證s0(t)，s1(t)，...，sJ-1(t)間是不相干的。每個存儲空間由M行相同數(shù)據(jù)段構(gòu)成，這是因為信號源的輸出是M路輸出，而且每一路都包含相同的信號，只是信號間有延時，這就要求在邏輯控制單元(2)從數(shù)據(jù)表(1)中讀數(shù)時，要同時讀取M個同一個數(shù)據(jù)段的數(shù)據(jù)，即存在M個可以同時被訪問的相同數(shù)據(jù)段。數(shù)據(jù)表(1)物理實現(xiàn)可以由ROM(只讀存儲器)構(gòu)成。
參數(shù)顯示單元(4)如圖4所示，由J個獨(dú)立顯示模塊構(gòu)成，每個顯示模塊顯示一個信號的DOA值。如果該信號不存在，則對應(yīng)顯示模塊不顯示任何信息。參數(shù)顯示模塊可以用數(shù)碼管或者液晶實現(xiàn)。
多路DAC輸出單元(3)如圖5所示，由M路獨(dú)立的DAC組成。每路DAC的輸入是一個陣元接收中頻信號的采樣，而輸出則是該中頻信號的時域連續(xù)信號。
信號源產(chǎn)生的方法，是在上述信號源產(chǎn)生裝置這個平臺上完成的，其實現(xiàn)步驟如圖6所示。在所有步驟中，除了(L1)外，都是由邏輯控制單元(2)軟件完成。邏輯控制單元(2)連接著其他各個單元，完成了這些單元間的數(shù)據(jù)傳遞。物理實現(xiàn)上，邏輯控制單元(2)可以采用FPGA(現(xiàn)場可編程邏輯門陣列)實現(xiàn)，也可以采用DSP(數(shù)字信號處理器)實現(xiàn)。
方法步驟(L1)由人工在參數(shù)設(shè)置單元(5)上設(shè)置哪些信號存在，存在的信號其DOA是多少，而這些設(shè)置由參數(shù)設(shè)置單元(5)產(chǎn)生一個二進(jìn)制編碼a00…aP-1J-1。
方法步驟(L2)則是邏輯控制單元(2)從參數(shù)設(shè)置單元(5)讀取二進(jìn)制編碼a00…aP-1J-1。
方法步驟(L3)就是根據(jù)前文所述的編碼方式，邏輯控制單元(2)由a00…aP-1J-1得到每個信號DOA參數(shù)并輸出，其軟件流程圖如圖7所示。
方法步驟(L4)和(L5)，其軟件流程如圖8所示。根據(jù)技術(shù)背景中的介紹，邏輯控制單元(2)需要產(chǎn)生M路數(shù)據(jù)，每路數(shù)據(jù)代表一個陣元接收的中頻信號的采樣數(shù)據(jù)，即y0(t)、y1(t)、...、yM-1(t)的采樣數(shù)據(jù)，采樣周期Ts即為邏輯控制單元(2)從存儲空間取一次數(shù)的時間。而每路信號又同時由J個信號s0(t)、s1(t)、...、sJ-1(t)相加而成，各路間只是信號具有相對延時。為了描述方便，假設(shè)參數(shù)設(shè)置時，空間只有一個信號s0(t)。邏輯控制單元(2)首先根據(jù)參數(shù)設(shè)置單元(5)的二進(jìn)制碼，確定僅s0(t)存在，并且由a10a20…aP-10得到了DOA參數(shù)的二進(jìn)制編碼，從而確定了DOA的值。而DOA的值和陣元接收信號的相對延時τ0是一一對應(yīng)的，從而邏輯控制單元(2)就可以得到參數(shù)τ0。接下來考慮數(shù)據(jù)表(1)結(jié)構(gòu)圖3，在只有一個信號s0(t)時，邏輯控制單元(2)只需要在第0個存儲空間取數(shù)據(jù)。其中，第0個陣元信號y0(t)從第0行取，第1個陣元信號y1(t)從第1行取，依此類推。各行數(shù)據(jù)是同時取的，即t＝Ts時刻，各行同時取第一個數(shù)據(jù)，作為對應(yīng)陣元中頻信號的第一個采樣數(shù)據(jù)，t＝2Ts時刻，各行又同時取第二個數(shù)，這個數(shù)是每行緊接在第一個被取數(shù)后的那個數(shù)據(jù)，作為對應(yīng)陣元中頻信號的第二個采樣數(shù)據(jù)，由此一直進(jìn)行下去。如果一行數(shù)據(jù)取完，則從該行首個數(shù)據(jù)重新開始。在對每行數(shù)據(jù)取數(shù)時，起始地址是不同的，正是起始地址的不同，對應(yīng)了延時τ0。由于每次取數(shù)周期為Ts，這就意味著相鄰兩個行如果起始地址相差n，相對延時則為τ0＝nTs。比如，如果第0行取數(shù)x00、x10、x20、...，第1行取數(shù)x20、x30、x40、...，第M-1行取數(shù)x2M-20、x2M-10、x2M0、...，此時由于相鄰兩行取數(shù)起始地址相差2，則τ0＝2Ts。由于Ts在系統(tǒng)設(shè)計時是已知的，所以，只要邏輯控制單元(2)知道了τ0參數(shù)，就可以得到相鄰兩行讀數(shù)的起始地址差。同樣的原理，在存在多個信號時，對于每個信號s0(t)、s1(t)、...、sJ-1(t)，分別在第0個到第J個存儲空間取數(shù)據(jù)，并相加。邏輯控制單元(2)首先由參數(shù)設(shè)置單元(5)確定的二進(jìn)制碼得到各個信號的DOA，然后得到參數(shù)τ0、τ1、…、τJ-1，進(jìn)而可以確定每個存儲單元取數(shù)時，相鄰行的起始地址差。最后把不同存儲單元相同行取得的數(shù)據(jù)相加，作為該行對應(yīng)陣元接收中頻信號的采樣值。比如，空間有兩個信號s0(t)和s1(t)，則分別在第0個存儲空間和第1個存儲空間取數(shù)據(jù)。假設(shè)第0個存儲空間第0行取數(shù)x00、x10·、x20、...，第1行取數(shù)x20、x30、x40、...，第M-1行取數(shù)x2M-20、x2M-10、x2M0、...，而第1個存儲空間第0行取數(shù)x01、x11、x21、...，第1行取數(shù)x11、x21、x31、...，第M-1行取數(shù)xM-11、xM1、xM+11、...，則第0個陣元對應(yīng)的中頻信號y0(t)的采樣序列為(x00+x01)、(x10+x11)、(x20+x21)、...，第1個陣元對應(yīng)的中頻信號y1(t)的采樣序列為(x20+x11)、(x30+x21)·、(x40+x31)、...，第M-1個陣元對應(yīng)的中頻信號yM-1(t)的采樣序列為(x2M-20+xM-11)、(x2M-10+xM1)、(x2M0+xM+11)、...。
方法步驟(L5)是邏輯控制單元(2)把M路中頻采樣序列輸出給DAC。在邏輯控制單元(2)完成對數(shù)據(jù)表(1)讀數(shù)和相加功能后，得到了每個陣元的中頻信號的離散采樣值，而只有把這些離散采樣值通過DAC，才能得到連續(xù)的時域連續(xù)波形的y0(t)、y1(t)、...、yM-1(t)。這M路時域波形就是信號源的最終輸出信號，用于中頻變頻和基帶處理的陣列信號處理系統(tǒng)。
權(quán)利要求
1、一種陣列信號處理系統(tǒng)的信號源產(chǎn)生裝置，包括
參數(shù)設(shè)置單元，與邏輯控制單元相連，輸出傳遞給邏輯控制單元；
參數(shù)顯示單元，與邏輯控制單元相連，輸入來自邏輯控制單元；
數(shù)據(jù)表，與邏輯控制單元相連，輸入來自邏輯控制單元，輸出傳遞給邏輯控制單元；
多路DAC輸出單元，與邏輯控制單元相連，輸入來自邏輯控制單元；
邏輯控制單元，分別同參數(shù)設(shè)置單元、參數(shù)顯示單元、數(shù)據(jù)表、多路DAC輸出單元，用于整個裝置的各個部分信息傳輸控制。
2、根據(jù)權(quán)利要求1所述裝置，其特征在于參數(shù)設(shè)置單元設(shè)置陣列接收的每個信號DOA，并以二進(jìn)制編碼方式傳遞給邏輯控制單元。
3、根據(jù)權(quán)利要求1所述裝置，其特征在于參數(shù)顯示單元由多個獨(dú)立顯示模塊構(gòu)成，每個顯示模塊顯示一個信號的DOA值。
4、根據(jù)權(quán)利要求1所述裝置，其特征在于多路DAC輸出單元由多個獨(dú)立DAC構(gòu)成，每路輸出信號模擬一個陣元接收中頻信號。
5、根據(jù)權(quán)利要求1所述裝置，其特征在于數(shù)據(jù)表由多個獨(dú)立數(shù)據(jù)存儲空間組成，每個空間的數(shù)據(jù)代表一個信號的一段中頻信號采樣，基帶數(shù)據(jù)則為短周期PN(偽隨機(jī))碼，不同信號采用不同PN碼，但這些PN碼周期相同，這段中頻信號數(shù)據(jù)長度等于基帶PN碼的一個周期。
6、一種陣列信號處理系統(tǒng)的信號源產(chǎn)生方法，包括以下步驟
(L1)人工通過參數(shù)設(shè)置單元，設(shè)置各個信號DOA參數(shù)，參數(shù)設(shè)置單元產(chǎn)生一個二進(jìn)制編碼；
(L2)邏輯控制單元從參數(shù)設(shè)置單元獲取包含信號參數(shù)的二進(jìn)制編碼；
(L3)邏輯控制單元根據(jù)從參數(shù)設(shè)置單元獲取的二進(jìn)制編碼信息，譯碼得到各個信號DOA的值，并輸出給顯示模塊顯示，顯示模塊顯示信號DOA值；
(L4)邏輯控制單元根據(jù)從參數(shù)設(shè)置單元獲取的二進(jìn)制編碼信息，計算各個信號在相鄰陣元的相對延時和起始地址差，并根據(jù)起始地址差從數(shù)據(jù)表中取數(shù)據(jù)，再把從數(shù)據(jù)表中不同存儲單元取的數(shù)據(jù)相加；(L5)邏輯控制單元把相加后的數(shù)據(jù)輸出給DAC，DAC則輸出時域連續(xù)信號。
7、根據(jù)權(quán)利要求6所述方法，其(L3)步驟特征在于邏輯控制單元獲取參數(shù)設(shè)置單元的二進(jìn)制編碼后，根據(jù)該二進(jìn)制編碼確定各個信號是否存，只有存在的信號，才進(jìn)行DOA參數(shù)譯碼，并通過對應(yīng)顯示模塊顯示DOA參數(shù)，而不存在的信號，對應(yīng)顯示模塊不顯示任何信息。
8、根據(jù)權(quán)利要求6所述方法，其(L4)步驟進(jìn)一步包括以下步驟
(a)邏輯控制單元從參數(shù)設(shè)置單元獲取二進(jìn)制編碼后，分析該二進(jìn)制編碼，判斷是否信號存在，如果存在，計算其相鄰陣元間的相對延時，不存在則不作處理；
(b)根據(jù)各個存在的信號相對延時，計算各個信號在存儲空間相鄰行取數(shù)的初始地址差；
(c)根據(jù)信號初始地址差，同時從存儲空間每行取一個數(shù)，并把每個存儲空間相同行所取的數(shù)相加。
全文摘要
一種陣列信號處理系統(tǒng)的信號源產(chǎn)生裝置和方法，可以提高陣列信號處理系統(tǒng)中頻和基帶部分開發(fā)和調(diào)試效率。裝置包括邏輯控制單元，與之相連的數(shù)據(jù)表、多路DAC輸出單元、參數(shù)顯示單元、參數(shù)設(shè)置單元。方法則是邏輯控制單元根據(jù)參數(shù)設(shè)置，從數(shù)據(jù)表中讀取數(shù)據(jù)，經(jīng)過多路DAC輸出單元，輸出可以模擬具有設(shè)置參數(shù)特性的陣列接收中頻信號，提供給陣列信號處理系統(tǒng)作為信號源，同時這些參數(shù)在參數(shù)顯示單元顯示。
文檔編號H04L27/00GK101102138SQ20071009257
公開日2008年1月9日 申請日期2007年8月10日 優(yōu)先權(quán)日2007年8月10日
發(fā)明者浩 曾, 玲 劉, 唐朝偉, 譚曉衡 申請人:重慶大學(xué)