專利名稱：一種td-scdma終端接收機(jī)芯片的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于無線通信技術(shù)領(lǐng)域，具體地涉及一種TD-SCDMA (時(shí)分 雙工-同步碼分多址移動(dòng)通信系統(tǒng))終端接收機(jī)芯片的架構(gòu)。
背景技術(shù)：
TD-SCDMA (時(shí)分雙工-同步碼分多址移動(dòng)通信系統(tǒng))是由中國提出 的一種第三代移動(dòng)通信標(biāo)準(zhǔn)，為世界三大標(biāo)準(zhǔn)之一。目前，TD-SCDMA 在中國即將走向應(yīng)用，有關(guān)TD-SCDMA的研究正如火如荼。
TD-SCDMA由于采用聯(lián)合檢測算法，算法復(fù)雜度高，終端實(shí)現(xiàn)復(fù)雜。 現(xiàn)在，國內(nèi)有四家公司開發(fā)出TD-SCDMA終端芯片。他們是上海展訊， 上海凱明，北京T3G和重慶重郵信科。由于各家公司采用的數(shù)字信號處理 器(DSP)和聯(lián)合檢測算法不盡相同，各家公司芯片架構(gòu)也各不相同。但 總的來說，這些芯片都是面積大、功耗高、價(jià)格昂貴。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種TD-SCDMA (時(shí)分雙工-同步碼分多址移 動(dòng)通信系統(tǒng))終端接收機(jī)芯片，以克服公知技術(shù)中芯片存在的缺陷。
為實(shí)現(xiàn)上述目的，本發(fā)明提供的TD-SCDMA終端接收機(jī)芯片，包括:
一 ARM處理器；
一數(shù)字信號處理器；
一同步模塊；
一聯(lián)合檢測模塊；以及
一維特比/Turbo解碼模塊；其中
同步模塊通過靜態(tài)存儲器ml、聯(lián)合檢測模塊通過靜態(tài)存儲器m2、維 特比/Turbo解碼模塊通過靜態(tài)存儲器m3分別連接到局部總線上；并由靜態(tài)存儲器分別用于同步模塊、聯(lián)合檢測模塊、維特比/Turbo解碼 模塊與數(shù)字信號處理器之間的數(shù)據(jù)交換； 局部總線由數(shù)字信號處理器控制；
數(shù)字信號處理器通過AHB總線連接到ARM處理器上； 同步模塊、聯(lián)合檢測模塊和維特比/Turbo解碼模塊由數(shù)字信號處理器 集中控制；
同步模塊、聯(lián)合檢測模塊和錐特比/Turbo解碼模塊與數(shù)字信號處理器 之間的控制信息的交換由數(shù)字信號處理器的10總線完成。 所述的芯片，其中，同步模塊的構(gòu)成為
采樣誤差檢測、環(huán)路濾波器、采樣數(shù)控振蕩器和內(nèi)插器構(gòu)成一個(gè)采樣 定時(shí)環(huán)路；
頻偏估計(jì)、載波數(shù)控振蕩器和乘法器構(gòu)成一個(gè)頻偏估計(jì)與補(bǔ)償環(huán)路； 頻偏估計(jì)由數(shù)字信號處理器內(nèi)的軟件完成。
所述的芯片，其中，同步模塊與局部總線之間的數(shù)據(jù)傳送經(jīng)由靜態(tài)存 儲器ml交給數(shù)字信號處理器。其中，靜態(tài)存儲器ml具體地包括靜態(tài)存 儲器SRAM1和SRAM2，同步模塊交替地將數(shù)據(jù)送往這兩塊靜態(tài)存儲器， 從而交替地送往數(shù)字信號處理器DSP。
所述的芯片，其中，同步模塊與局部總線之間的數(shù)據(jù)傳送經(jīng)過分段匹 配濾波器經(jīng)由靜態(tài)存儲器SRAM1或SRAM2交給數(shù)字信號處理器。
所述的芯片，其中，靜態(tài)存儲器m2和聯(lián)合檢測模塊具體地包括靜態(tài) 存儲器SRAM3、 SRAM4、 SRAM5、 SRAM6、 Chol分解模塊和前向/后向 迭代模塊，其相互連接關(guān)系為
在處理第一時(shí)隙的時(shí)間內(nèi)，數(shù)字信號處理器將數(shù)據(jù)通過靜態(tài)存儲器 SRAM3送給Chol分解模塊處理；
在處理第二時(shí)隙的時(shí)間內(nèi)，數(shù)字信號處理器將數(shù)據(jù)通過靜態(tài)存儲器 SRAM4送給Chol分解模塊處理；
同時(shí)，靜態(tài)存儲器SRAM3內(nèi)存儲的Chol分解模塊對上一時(shí)隙的分解 結(jié)果送到前向/后向迭代模塊讀??；
同時(shí)數(shù)字信號處理器將第一塊的數(shù)據(jù)送給靜態(tài)存儲器SRAM5和靜態(tài)
存儲器SRAM6，供前向/后向迭代模塊處理；
前向/后向迭代模塊處理后，通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器 SRAM6將結(jié)果反饋給數(shù)字信號處理器；
前向/后向迭代模塊處理繼續(xù)通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器 SRAM6接收數(shù)據(jù)并處理，通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器SRAM6 將結(jié)果反饋給數(shù)字信號處理器，直到該時(shí)隙內(nèi)的所有塊處理完；
下一個(gè)時(shí)隙，前向/后向迭代模塊通過靜態(tài)存儲器SRAM5和靜態(tài)存儲 器SRAM6接收數(shù)字信號處理器的數(shù)據(jù)，通過靜態(tài)存儲器SRAM4接收Chol 分解模塊送來的數(shù)據(jù)，兩個(gè)模塊一起形成流水線，每塊的時(shí)間內(nèi)處理完一 塊的數(shù)據(jù)。
所述的芯片，其中，Chol分解模塊包括算術(shù)邏輯單元、乘累加單元、 FFT控制器和Chol控制器；其中FFT控制器和Chol控制器共用算術(shù)邏輯 單元和乘累加單元；當(dāng)工作在單用戶模式時(shí)，F(xiàn)FT控制器控制這兩個(gè)計(jì)算 單元完成FFT和求倒數(shù)的工作。
所述的芯片，其中，前向/后向迭代模塊包括兩個(gè)復(fù)數(shù)乘累加單元、一 個(gè)前向/后向迭代控制器和一個(gè)FFT/IFFT控制器；前向/后向迭代控制器和 FFT/IFFT控制器共用兩個(gè)復(fù)數(shù)乘累加單元，F(xiàn)FT/IFFT控制器用在單用戶 檢測模式。
從上述架構(gòu)的描述可見，該架構(gòu)對應(yīng)一種新的，稱之為"塊判決反饋" 的聯(lián)合檢測算法。與傳統(tǒng)的基于"近似的Cholesky分解"的聯(lián)合檢測算法 相比，該算法計(jì)算量小，實(shí)現(xiàn)簡單。因此，本發(fā)明這種與之對應(yīng)的芯片架 構(gòu)具有面積小，功耗低的特點(diǎn)。


圖1所示為接收機(jī)芯片總體架構(gòu)。
圖2所示為圖1中同步模塊的詳細(xì)框圖。
圖3為圖1中同步模塊、靜態(tài)存儲器ml和局部總線的詳細(xì)框圖。 圖4為圖1中靜態(tài)存儲器m2和聯(lián)合檢測模塊的詳細(xì)結(jié)構(gòu)框圖。 茵5^圖4中Chol分解模塊的詳細(xì)框圖。
圖6為圖4中前向/后向迭代模塊的詳細(xì)框圖。
具體實(shí)施例方式
本發(fā)明提供的芯片總體架構(gòu)如圖1所示，包括一個(gè)ARM處理器1、 一個(gè)數(shù)字信號處理器DSP2、 一個(gè)同步模塊3、 一個(gè)聯(lián)合檢測模塊4和一個(gè) 維特比/Turbo (渦輪)解碼模塊5。其中同步模塊3通過靜態(tài)存儲器ml、 聯(lián)合檢測模塊4通過靜態(tài)存儲器m2、維特比/Turbo解碼模塊5通過靜態(tài) 存儲器m3分別連接到局部總線Bl上。局部總線Bl由DSP2控制。DSP2 通過AHB總線B2連接到ARM處理器1上。靜態(tài)存儲器ml、靜態(tài)存儲 器m2和靜態(tài)存儲器m3分別用于同步模塊3、聯(lián)合檢測模塊4、維特比 /Turbo解碼模塊5與數(shù)字信號處理器DSP模塊2之間的數(shù)據(jù)交換。同步模 塊3、聯(lián)合檢測模塊4和維特比/Turbo解碼模塊5與數(shù)字信號處理器DSP2 之間的控制信息的交換由DSP2的10總線完成。這些模塊都是由DSP2集 中控制。
其中同步模塊結(jié)構(gòu)如圖2所示，包括一個(gè)內(nèi)插器21、采樣數(shù)控振蕩器 22、載波數(shù)控振蕩器23、升余弦濾波器24、環(huán)路濾波器25、采樣誤差檢 測26、頻偏估計(jì)27、分段匹配濾波28和乘法器29。其中頻偏估計(jì)27由 圖1中DSP2內(nèi)的軟件完成。采樣誤差檢測26、環(huán)路濾波器25、采樣數(shù)控 振蕩器22和內(nèi)插器21構(gòu)成一個(gè)采樣定時(shí)環(huán)路。頻偏估計(jì)27、載波數(shù)控振 蕩器23和乘法器29構(gòu)成一個(gè)頻偏估計(jì)與補(bǔ)償環(huán)路。
請參閱圖3，其中，靜態(tài)存儲器ml具體地由靜態(tài)存儲器SRAM1和 靜態(tài)存儲器SRAM2構(gòu)成。同步模塊與局部總線Bl之間的數(shù)據(jù)傳送分兩 種模式經(jīng)過分段匹配濾波器和不經(jīng)過分段匹配濾波器。這兩種模式由多 路器MUX1和MUX2來選擇。兩種模式下輸出的數(shù)據(jù)通過靜態(tài)存儲器 SRAM1和靜態(tài)存儲器SRAM2交替送給DSP2。當(dāng)工作在經(jīng)過分段匹配濾 波器的模式下，兩段的匹配結(jié)果通過MUX1送給SRAM1， SRAM1滿則 送給SRAM2。圖1中的數(shù)字信號處理器DSP2通過局部總線Bl輪流讀取 這兩塊SRAM。分段匹配濾波器填寫SRAM1時(shí)，DSP2讀取SRAM2，分
段匹配濾波器填寫SRAM2時(shí)，DSP2讀取SRAM1。
請參閱圖4，圖1中的靜態(tài)存儲器m2和聯(lián)合檢測模塊4具體地包括 靜態(tài)存儲器SRAM3、靜態(tài)存儲器SRAM4、靜態(tài)存儲器SRAM5、靜態(tài)存 儲器SRAM6、 Chol分解模塊41和前向/后向迭代模塊42。其工作過程如 下在第一幀的時(shí)間內(nèi)，數(shù)字信號處理器DSP2將數(shù)據(jù)通過SRAM3，送 給Chol分解模塊41處理。在第二幀的時(shí)間內(nèi)，數(shù)字信號處理器DSP2將 數(shù)據(jù)通過SRAM4，送給Chol分解模塊41處理。同時(shí)，SRAM3內(nèi)存儲的 Chol分解模塊41上一幀的處理結(jié)果，將被送到前向/后向迭代模塊42讀 取。同時(shí)DSP2將第一幀的數(shù)據(jù)送給SRAM5和SRAM6，供前向/后向迭 代模塊42處理。前向/后向迭代模塊42處理完后，通過SRAM5和SRAM6 將結(jié)果反饋給DSP2。在下一幀，前向/后向迭代模塊42將依舊通過 SRAM5、 SRAM6接收DSP送來的數(shù)據(jù)，但通過SRAM4接收Chol分解 模塊41送來的數(shù)據(jù)。這樣繼續(xù)，兩個(gè)模塊一起形成流水線，每幀的時(shí)間 內(nèi)處理完一幀的數(shù)據(jù)。
如圖5所示，圖4中的Chol分解模塊包括算數(shù)邏輯單元ALU51、乘 累加單元MAC52、 FFT控制器53和Chol控制器54。由于FFT控制器53 和Chol控制器54同時(shí)只能有一個(gè)工作，所以他們共用計(jì)算單元ALU51 和乘累加單元52。當(dāng)工作在單用戶模式時(shí)，F(xiàn)FT控制器控制這兩個(gè)計(jì)算單 元完成FFT和求倒數(shù)的工作。
如圖6所示，圖4中的前向/后向迭代模塊42包括兩個(gè)復(fù)數(shù)乘累加單 元ComplexMAC1和ComplexMAC2、 一個(gè)前向/后向迭代控制器63和一 個(gè)FFT/IFFT控制器64。前向/后向迭代控制器63和FFT/IFFT控制器64 共用兩個(gè)復(fù)數(shù)乘累加單元。FFT/IFFT控制器用在單用戶檢測模式。
權(quán)利要求
1. 一種TD-SCDMA終端接收機(jī)芯片，包括一ARM處理器；一數(shù)字信號處理器；一同步模塊；一聯(lián)合檢測模塊；以及一維特比/Turbo解碼模塊；其中同步模塊通過靜態(tài)存儲器m1、聯(lián)合檢測模塊通過靜態(tài)存儲器m2、維特比/Turbo解碼模塊通過靜態(tài)存儲器m3分別連接到局部總線上；并由靜態(tài)存儲器m1、m2、m3分別用于同步模塊、聯(lián)合檢測模塊、維特比/Turbo解碼模塊與數(shù)字信號處理器之間的數(shù)據(jù)交換；局部總線由數(shù)字信號處理器控制；數(shù)字信號處理器通過AHB總線連接到ARM處理器上；同步模塊、聯(lián)合檢測模塊和維特比/Turbo解碼模塊由數(shù)字信號處理器集中控制；同步模塊、聯(lián)合檢測模塊和維特比/Turbo解碼模塊與數(shù)字信號處理器之間的控制信息的交換由數(shù)字信號處理器的IO總線完成。
2、 根據(jù)權(quán)利要求l所述的芯片，其中，同步模塊的構(gòu)成為 采樣誤差檢測、環(huán)路濾波器、采樣數(shù)控振蕩器和內(nèi)插器構(gòu)成一個(gè)采樣定時(shí)環(huán)路；頻偏估計(jì)、載波數(shù)控振蕩器和乘法器構(gòu)成一個(gè)頻偏估計(jì)與補(bǔ)償環(huán)路； 頻偏估計(jì)由數(shù)字信號處理器內(nèi)的軟件完成。
3、 根據(jù)權(quán)利要求1所述的芯片，其中，同步模塊與局部總線之間的 數(shù)據(jù)傳送經(jīng)由靜態(tài)存儲器ml交給數(shù)字信號處理器。其中，靜態(tài)存儲器ml 具體地包括靜態(tài)存儲器SRAM1和SRAM2，同步模塊交替地將數(shù)據(jù)送往 這兩塊靜態(tài)存儲器，從而交替地送往數(shù)字信號處理器DSP。
4、 根據(jù)權(quán)利要求1或3所述的芯片，其中，同步模塊與局部總線之 間的數(shù)據(jù)傳送經(jīng)過分段匹配濾波器經(jīng)由靜態(tài)存儲器SRAM1或SRAM2交 給數(shù)字信號處理器。
5、 根據(jù)權(quán)利要求l所述的芯片，其中，靜態(tài)存儲器m2和聯(lián)合檢測模 塊具體地包括靜態(tài)存儲器SRAM3、 SRAM4、 SRAM5、 SRAM6、 Chol分解模塊和前向/后向迭代模塊，其相互連接關(guān)系為在處理第一時(shí)隙的時(shí)間內(nèi)，數(shù)字信號處理器將數(shù)據(jù)通過靜態(tài)存儲器SRAM3送給Chol分解模塊處理；在處理第二時(shí)隙的時(shí)間內(nèi)，數(shù)字信號處理器將數(shù)據(jù)通過靜態(tài)存儲器 SRAM4送給Chol分解模塊處理；同時(shí)，靜態(tài)存儲器SRAM3內(nèi)存儲的Chol分解模塊對上一時(shí)隙的分解 結(jié)果送到前向/后向迭代模塊讀取；同時(shí)數(shù)字信號處理器將第一塊的數(shù)據(jù)送給靜態(tài)存儲器SRAM5和靜態(tài) 存儲器SRAM6，供前向/后向迭代模塊處理；前向/后向迭代模塊處理后，通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器 SRAM6將結(jié)果反饋給數(shù)字信號處理器；前向/后向迭代模塊處理繼續(xù)通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器 SRAM6接收數(shù)據(jù)并處理，通過靜態(tài)存儲器SRAM5和靜態(tài)存儲器SRAM6 將結(jié)果反饋給數(shù)字信號處理器，直到該時(shí)隙內(nèi)的所有塊處理完；下一個(gè)時(shí)隙，前向/后向迭代模塊通過靜態(tài)存儲器SRAM5和靜態(tài)存儲 器SRAM6接收數(shù)字信號處理器的數(shù)據(jù)，通過靜態(tài)存儲器SRAM4接收Chol 分解模塊送來的數(shù)據(jù)，兩個(gè)模塊一起形成流水線，每塊的時(shí)間內(nèi)處理完一 塊的數(shù)據(jù)。
6、 根據(jù)權(quán)利要求5所述的芯片，其中，Chol分解模塊包括算術(shù)邏輯 單元、乘累加單元、FFT控制器和Chol控制器；其中FFT控制器和Chol 控制器共用算術(shù)邏輯單元和乘累加單元；當(dāng)工作在單用戶模式時(shí)，F(xiàn)FT控 制器控制這兩個(gè)計(jì)算單元完成FFT和求倒數(shù)的工作。
7、 根據(jù)權(quán)利要求5所述的芯片，其中，前向/后向迭代模塊包括兩個(gè) 復(fù)數(shù)乘累加單元、 一個(gè)前向/后向迭代控制器和一個(gè)FFT/IFFT控制器；前 向/后向迭代控制器和FFT/IFFT控制器共用兩個(gè)復(fù)數(shù)乘累加單元， FFT/IFFT控制器用在單用戶檢測模式。
全文摘要
本發(fā)明提供一種時(shí)分雙工-同步碼分多址移動(dòng)通信系統(tǒng)終端接收機(jī)芯片架構(gòu)，該架構(gòu)集成了物理層和協(xié)議棧的處理。物理層上包括同步模塊、聯(lián)合檢測模塊和Viterbi/Turbo碼解碼模塊。聯(lián)合檢測模塊又包括平方根分解模塊和前向/后向迭代模塊。同時(shí)，該架構(gòu)集成進(jìn)FFT控制器，可利用FFT進(jìn)行單用戶檢測。
文檔編號H04B1/707GK101383632SQ20071012137
公開日2009年3月11日 申請日期2007年9月5日 優(yōu)先權(quán)日2007年9月5日
發(fā)明者胡東偉, 杰 陳 申請人:中國科學(xué)院微電子研究所