專利名稱：光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光同步數(shù)字傳輸系統(tǒng)(簡稱SDH/SONET),具體地說，是 涉及一種光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置。
背景技術(shù)：
開銷處理芯片是SDH系統(tǒng)中的重要組成部分，芯片的通道開銷字節(jié)處 理，對于VC (虛容器)-3通常包括B3、 Gl、 C2、 Jl、 K3、 F2、 F3等，對 于VC-ll, VC-12，通常包括V5、 K4、 J2字節(jié)。因?yàn)橹窋?shù)多，所需要存 儲的信息量大，對于常規(guī)的處理方式，就會出現(xiàn)存儲區(qū)的塊數(shù)太多，比如一 般AISC (專用集成電路)采用RAM (隨機(jī)存儲器)來實(shí)現(xiàn)，所占的芯片面 積很大，增加了芯片布局布線的難度。
常規(guī)的處理方式的見圖1所示，幀頭數(shù)據(jù)流存儲在開銷字節(jié)定位信息存 儲器中，進(jìn)行開銷字節(jié)定位處理模塊的定位處理之后，將各個(gè)開銷字節(jié)的存 儲信息單獨(dú)存儲，這樣處理比較簡單，但存儲區(qū)的塊數(shù)就很可觀。每個(gè)開銷 字節(jié)均設(shè)置有獨(dú)立的存儲區(qū)域，存儲區(qū)域包括兩部分， 一部分對應(yīng)于每個(gè)開 銷字節(jié)處理的處理邏輯狀態(tài)暫存信息，如V5狀態(tài)存儲、B3狀態(tài)存儲、K4 狀態(tài)存儲、C2狀態(tài)存儲、Gl狀態(tài)存儲、K3狀態(tài)存儲、F2狀態(tài)存儲、F3狀 態(tài)存儲及J1J2處理信息存儲，這部分信息不需要CPU讀出；另一部分對應(yīng) 開銷字節(jié)處理產(chǎn)生的告警、中斷或提取的字節(jié)，如V5誤碼統(tǒng)計(jì)、V5告警 狀態(tài)、B3誤碼統(tǒng)計(jì)、K4信息存儲、C2信息存儲、Gl信息存儲、K3信息 存儲、F2信息存儲、F3信息存儲及J1J2數(shù)據(jù)存儲，這部分信息需要CPU 讀寫。這樣以對于端口速率為STM-4,總端口數(shù)為4的支路處理芯片為例來 分析，如果同時(shí)兼容TU-3與TU-1處理，則每路STM-4處理B3、 Gl、 C2、 Jl、 K3、 F2、 F3、 V5、 K4、 Jl、 J2這些開銷字節(jié)至少需要19個(gè)存儲塊， 因此支路開銷處理部分至少需要的存儲塊數(shù)為76。因支路開銷處理芯片除了包含上述的存儲器件之外，還需要包括指針處
理等其它處理電路，芯片上總的RAM數(shù)量是非常可觀的，因此有必要減少 支^各開銷處理部分的RAMlt量。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是在于需要提供一種光同步數(shù)字傳輸系統(tǒng) 通道開銷處理裝置，可減少存儲器件的數(shù)量。
為了解決上述技術(shù)問題，本發(fā)明首先提供了 一種光同步數(shù)字傳輸系統(tǒng)通 道開銷處理裝置，包括
開銷字節(jié)定位信息存儲器，用于存儲光同步數(shù)字傳輸系統(tǒng)的虛容器VC 的字節(jié)計(jì)數(shù)；
處理邏輯信息第一存儲器，用于存儲處理邏輯狀態(tài)暫存信息，處理告警 信息及提取的開銷字節(jié)；
數(shù)據(jù)第一存儲器，用于存儲進(jìn)行C2處理、K3處理、F2處理和F3處理 后得到的數(shù)據(jù)。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，可以支持VC-3、 VC-ll 或VC-12混插模式，共用開銷字節(jié)的存儲區(qū)間。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置中，所述處理邏輯狀態(tài)暫 存信息，可以包括B3、 Gl、 C2、 K3、 F2、 F3、 V5及K4處理邏輯狀態(tài)暫 存信息。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置中，所述處理告警信息可 以包括V5、 K4、 Gl處理的處理告警信息。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，可以包括開銷字節(jié)定位 處理模塊，根據(jù)幀頭數(shù)據(jù)流確定當(dāng)前處理時(shí)刻的通道，根據(jù)確定的所述通道 的編號，從所述開銷字節(jié)定位信息存儲器中讀出該通道上的一個(gè)處理周期的 字節(jié)計(jì)數(shù)值。
本發(fā)明還提供了 一種光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，包括 根據(jù)幀頭數(shù)據(jù)流確定當(dāng)前處理時(shí)刻的通道，讀出該通道上的一個(gè)處理周期的字節(jié)計(jì)數(shù)值；
將字節(jié)計(jì)數(shù)值進(jìn)行更新，如果為開銷字節(jié)所在位置，則使能開銷字節(jié)信
號；
根據(jù)開銷字節(jié)信號，讀出存儲器中所述通道上的數(shù)據(jù)；
更新所述數(shù)據(jù)對應(yīng)的開銷字節(jié)，寫回到存儲器對應(yīng)地址。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法中，所述通道上的數(shù)據(jù)可 以通過進(jìn)行開銷字節(jié)處理而得到。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，可以通過間接讀取方 式，CPU獲得各個(gè)開銷字節(jié)處理產(chǎn)生的告警信息，讀取提取到的開銷字節(jié)。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法中，所述寫回到對應(yīng)地址 的步驟，可以包括CPU首先產(chǎn)生一個(gè)讀請求，根據(jù)寫使能信號，將更新后 的數(shù)據(jù)寫回到寫使能時(shí)讀到的地址中。
上述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法中，更新所述數(shù)據(jù)對應(yīng)的 開銷字節(jié)的步驟，可以包括CPU在寫數(shù)據(jù)時(shí)，如果內(nèi)部開銷處理有讀相同 地址請求，則將讀出的數(shù)據(jù)用將要更新的值直接替換。
與現(xiàn)有技術(shù)相比，本發(fā)明明顯減少了存儲器件的數(shù)量，同時(shí)減少了處理 邏輯的規(guī)模。


圖1是現(xiàn)有技術(shù)所采用的存儲區(qū)獨(dú)立的通道開銷字節(jié)處理電路結(jié)構(gòu)圖。 圖2是本發(fā)明所述的存儲區(qū)合并的通道開銷處理電路結(jié)構(gòu)圖。 圖3是釆用分時(shí)處理方式下開銷處理、讀寫RAM的節(jié)拍順序示意圖。 圖4是本發(fā)明所述的CPU間接讀寫RAM的請求插入模式示意圖。 圖5是本發(fā)明所述的CPU間接寫操作的沖突處理機(jī)制示意圖。
具體實(shí)施例方式
以下將配合附圖及實(shí)施例來詳細(xì)說明本發(fā)明的實(shí)施方式，借此對本發(fā)明如何應(yīng)用技術(shù)手段來解決技術(shù)問題并達(dá)成技術(shù)功效的實(shí)現(xiàn)過程能充分理解 并據(jù)以實(shí)施。
本發(fā)明的思路是將存儲區(qū)合并，各支路采用混插模式，共用處理邏輯， 通過分時(shí)復(fù)用方式，對同一個(gè)端口的數(shù)據(jù)流按節(jié)拍分時(shí)處理。以下內(nèi)容以
STM-4端口為例，來描述本發(fā)明的SDH通道(也稱為支路)開銷處理裝置 的設(shè)計(jì)過程和實(shí)施方案，但對其它級別速率的端口同樣適用，并不構(gòu)成對本 發(fā)明的限制。
圖2給出本發(fā)明所述的存儲區(qū)合并的通道開銷處理電路結(jié)構(gòu)示意，左側(cè) 的開銷字節(jié)定位信息存儲器是一個(gè)RAM，也即不同的開銷字節(jié)的存儲信息 共用存儲塊，該存儲塊用于存儲每個(gè)VC-3、 VC-11或VC-12的字節(jié)計(jì)數(shù)。 開銷字節(jié)定位處理模塊根據(jù)幀頭數(shù)據(jù)流確定當(dāng)前處理時(shí)刻的支路編號，并以 此支路編號為地址，從開銷字節(jié)定位信息存儲器中讀出該支路上的一個(gè)處理 周期的字節(jié)計(jì)數(shù)值。延遲一拍后，開銷字節(jié)定位處理模塊將讀出的字節(jié)計(jì)數(shù) 值進(jìn)行加l更新，并判斷是否為某個(gè)開銷字節(jié)所在位置，如果是，則相應(yīng)的 開銷字節(jié)的標(biāo)志信號，稱為開銷字節(jié)信號(如圖中所示的B3、 Gl、 C2、 Jl、 K3、 F2、 F3、 V5、 K4及J2信號)為高，且維持一個(gè)時(shí)鐘周期時(shí)間；如果 不是某個(gè)開銷字節(jié)位置，則上述的開銷字節(jié)信號都為低。
后續(xù)的模塊則根據(jù)開銷字節(jié)信號是否為高，來確定是否從 V5B3K4C2G1K3F2F3處理邏輯信息存儲器，稱之為處理邏輯信息第一存儲 器中讀出相應(yīng)支路的數(shù)據(jù)，這些數(shù)據(jù)都是通過后面各個(gè)開銷字節(jié)處理模塊產(chǎn) 生或者更新的。因某一時(shí)刻只能有一個(gè)開銷字節(jié)為高，因此不會出現(xiàn)開銷讀 操作conflict (沖突)的情況。
從處理邏輯信息第一存儲器中讀出的數(shù)據(jù)暫存一拍后，送給對應(yīng)的開銷 字節(jié)處理模塊進(jìn)行相應(yīng)的處理，包括圖中的V5開銷字節(jié)處理、K4處理、 Gl處理、C2處理、K3處理、F2處理及F3處理等。從處理邏輯信息第一 存儲器中讀出的數(shù)據(jù)包括多個(gè)開銷字節(jié)的信息，因此每次開銷字節(jié)處理都只 更新讀出數(shù)據(jù)的對應(yīng)部分，其它部分的內(nèi)容維持不變。處理完成后，更新的 數(shù)據(jù)與未更新的數(shù)據(jù)組合后再寫回到該支路所在的處理邏輯信息第 一存儲 器中對應(yīng)地址。如圖2所示，將B3、 Gl、 C2、 K3、 F2、 F3、 V5及K4這些開銷字節(jié) 的處理邏輯狀態(tài)暫存信息共用 一個(gè)RAM( V5B3K4C2G1K3F2F3處理邏輯信 息存儲)實(shí)現(xiàn)，同時(shí)V5、 K4、 Gl的處理告警信息及從幀數(shù)據(jù)流中提取的開 銷字節(jié)，以及CPU需要配置的信息也存儲在此RAM中。因C2、 K3、 F2、 F3只對應(yīng)于VC-3，故單獨(dú)設(shè)置一個(gè)K3F2F3C2數(shù)據(jù)RAM,稱之為數(shù)據(jù)第 一存儲器，來存儲進(jìn)行C2、 K3、 F2、 F3處理后得到的數(shù)據(jù)，以避免因TU-ll 或TU-12的支路數(shù)比TU-3多而增加存儲空間。此外，因J1J2的處理特點(diǎn)與 上述支路均不相同，故不將其存儲區(qū)域與其它開銷字節(jié)處理合并，也即用 J1J2處理邏輯信息存儲器和J1J2數(shù)據(jù)存儲器分別存儲進(jìn)行Jl處理、J2處理 的處理邏輯狀態(tài)暫存信息及進(jìn)行J1處理、J2處理之后的數(shù)據(jù)，其中J1J2處 理邏輯信息存儲器和J1J2數(shù)據(jù)存儲器，分別稱之為處理邏輯信息第二存儲 器和數(shù)據(jù)第二存儲器。
圖3給出了開銷字節(jié)的處理時(shí)序。對一個(gè)開銷字節(jié)的處理，由四拍完成， 第一拍為讀存儲器周期，第二拍為延時(shí)周期，第三拍為處理周期，第四拍為 寫存儲器周期。如果從字節(jié)處理電路計(jì)算，則需7個(gè)周期，因支路字節(jié)定位 信息存儲器中還保存了 B3、 V5開銷處理產(chǎn)生的某些告警狀態(tài)，需要等B3、 V5字節(jié)處理后才能結(jié)束。
對各個(gè)開銷字節(jié)處理產(chǎn)生的告警信息和提取到的開銷字節(jié)的讀取，以及 CPU對各個(gè)開銷字節(jié)處理的配置信息，都通過CPU間接讀取方式進(jìn)行，這 樣可以在不增加RAM讀寫端口的情況下，正確無誤地進(jìn)行CPU讀寫操:作。
圖4給出了 CPU間接讀寫對RAM的讀寫請求與內(nèi)部的讀寫請求的控制 方式。CPU的讀寫請求可以在內(nèi)部讀寫空閑時(shí)發(fā)起。請參考圖4，如果CPU 有一讀請求，貝'J cpu一rd—req會出現(xiàn)高電平，表示CPU有讀請求。當(dāng)此時(shí)出 現(xiàn)開銷字節(jié)時(shí)(poh—valid信號為高電平)，則不允許CPU進(jìn)行讀操作， cpu—rd—en(CPU讀使能)一直維持為低電平。 一旦無開銷字節(jié)，即poh_valid 信號為低電平時(shí)，貝'J cpu_rd—en出現(xiàn)一個(gè)周期的高電平，允許CPU讀RAM 對應(yīng)的i也址。
對于CPU寫RAM的操作，相對于讀操作要復(fù)雜一些。因RAM中一個(gè) 地址存儲了不同開銷字節(jié)的信息，而一次CPU的寫操作只會改寫其中某個(gè)開銷字節(jié)所對應(yīng)的數(shù)據(jù)，因此CPU的寫4喿作是一個(gè)先讀出某地址的數(shù)據(jù)， 修改相應(yīng)信息，并保持其它信息不變，再回寫RAM中同一個(gè)地址的操作。 這樣，只要CPU的讀-寫操作也采用與內(nèi)部支路處理同樣的4拍步驟，除了 某些特殊情況(所謂特殊情況詳見后面的論述)，就不會與內(nèi)部讀寫操作發(fā) 生地址沖突。繼續(xù)參閱圖4，發(fā)起CPU的寫請求，首先會產(chǎn)生一個(gè)讀請求， 如圖4中所示的cpu—wr—req信號，當(dāng)poh_valid信號為低時(shí)，貝'J cpu—wr—en (CPU寫使能)信號為高電平，維持一個(gè)周期，此信號用于允許從RAM中 讀凄t才居,cpu—wr—en延遲一、二、三4白,分另l!4尋至'J cpu—wr—enl、 cpu—wr—en2 和cpu一wr—en3信號。為與開銷字節(jié)的處理節(jié)拍一致，在cpu—wr一en3信號為 高電平時(shí)，將更新的數(shù)據(jù)寫回到cpu—wr一en為高電平時(shí)讀到的RAM地址中。 這樣，就完成了CPU寫操作。
但CPU寫時(shí)還有一種特殊情況可能會出現(xiàn)數(shù)據(jù)與地址沖突，即當(dāng)CPU 讀出RAM后，在暫存、處理及回寫的這三拍，如果內(nèi)部支路正好有讀CPU 操作的相同地址時(shí)，可能會發(fā)生數(shù)據(jù)沖突，也即支路讀出的要進(jìn)行處理的數(shù) 據(jù)不是CPU更新后的數(shù)據(jù)，因在這三個(gè)周期內(nèi)，CPU的數(shù)據(jù)還未寫到RAM 中。
上述這一特殊情況的避免辦法，如圖5所示，圖5中標(biāo)出了CPU與內(nèi) 部先讀后寫RAM的4拍操作時(shí)序圖，其中第1拍C1為讀周期，第2拍C2 為延遲周期，第3拍C3為處理周期，第4拍C4為回寫周期。
讀與寫發(fā)生沖突的可能性在CPU讀后的第2、 3、 4個(gè)時(shí)鐘周期(時(shí)序)。 以下分三種情況分別說明
如果在CPU操作的第2拍C2時(shí)刻，內(nèi)部支路(圖中所示為inner)有 讀RAM請求，且RAM的讀地址(tu_num)與CPU的讀地址(cpu_tu_num) 相同，則出現(xiàn)一個(gè)沖突信號，標(biāo)志為conflictl;
如果在CPU操作的第3拍C3時(shí)刻，內(nèi)部有讀RAM請求，且RAM的 讀地址(tu _num)與CPU的讀地址(cpu一tu—num)相同,貝'J出現(xiàn)~-^個(gè)沖哭 4言號，才示志為conflict2;
如果在CPU操作的第4拍C4時(shí)刻，內(nèi)部有讀RAM請求，且RAM的 讀地址(tu—num)與CPU的寫地址(cpu—tu—num)相同，則出現(xiàn)一個(gè)沖突信號，標(biāo)志為conflict3。
出現(xiàn)conflictl、 conflict2或者conflict3,則要將內(nèi)部讀出的數(shù)據(jù)中的值 用CPU將要更新的值直接替換，否則內(nèi)部處理完后寫入RAM中的值不是 CPU新配置的數(shù)據(jù)，而是原來值。而且當(dāng)出現(xiàn)conflict3時(shí)，表明內(nèi)部的讀 請求與CPU的寫請求發(fā)生沖突，此時(shí)屏蔽CPU的寫操作，只允許內(nèi)部的讀 操作。
本發(fā)明SDH通道開銷字節(jié)處理裝置，通過分時(shí)復(fù)用方式，根據(jù)SDH幀 結(jié)構(gòu)的復(fù)用特點(diǎn)，對來自于同一個(gè)端口的支路TU-3、 TU-ll、 TU-12所包含 的虛容器(VC-3、 VC-ll、 VC-12)，根據(jù)各個(gè)支路的類型、各個(gè)開銷字節(jié) 的在數(shù)據(jù)流中出現(xiàn)的先后順序，按數(shù)據(jù)流的節(jié)拍分時(shí)處理，各個(gè)支路共用處 理邏輯。同一個(gè)端口可以混合不同的支路類型。
從圖2中可以看出，RAM數(shù)目下降到了 5個(gè)(開銷字節(jié)定位信息存儲 器、V5B3K4C2G1K3F2F3處理邏輯信息存儲、J1J2處理信息存儲器、 K3F2F3C2數(shù)據(jù)RAM以及J1J2數(shù)據(jù)存儲器共5個(gè))，較現(xiàn)有技術(shù)的19個(gè) 明顯減少了存儲器件的數(shù)量，效果非常顯著。
本發(fā)明所設(shè)計(jì)的存儲區(qū)合并的支路開銷處理裝置，釆用CPU間接讀寫 方式，不需要對RAM增加端口，RAM只要采用1寫1讀的雙口 RAM即可。 可以大大減少所需要的存儲RAM塊數(shù)，便于芯片加工實(shí)現(xiàn)，減少芯片面積， 同時(shí)減少了處理邏輯的規(guī)模。
雖然本發(fā)明所揭露的實(shí)施方式如上，但所述的內(nèi)容并非用以直接限定本 發(fā)明的專利保護(hù)范圍。任何本發(fā)明所屬技術(shù)領(lǐng)域中具有相關(guān)知識者，在不脫 離本發(fā)明所揭露的精神和范圍的前提下，可以在實(shí)施的形式上及細(xì)節(jié)上作些 許的更動與潤飾。本發(fā)明的專利保護(hù)范圍，仍須以所附的權(quán)利要求書所界定 者為準(zhǔn)。
權(quán)利要求
1、一種光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，其特征在于，包括開銷字節(jié)定位信息存儲器，用于存儲光同步數(shù)字傳輸系統(tǒng)的虛容器VC的字節(jié)計(jì)數(shù)；處理邏輯信息第一存儲器，用于存儲處理邏輯狀態(tài)暫存信息，處理告警信息及提取的開銷字節(jié)；數(shù)據(jù)第一存儲器，用于存儲進(jìn)行C2處理、K3處理、F2處理和F3處理后得到的數(shù)據(jù)。
2、 如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，其特 征在于該裝置支持VC-3、 VC-ll或VC-12混插模式，共用開銷字節(jié)的存儲區(qū)間。
3、 如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，其特 征在于所述處理邏輯狀態(tài)暫存信息，包括B3、 Gl、 C2、 K3、 F2、 F3、 V5及 K4處理邏輯狀態(tài)暫存信息。
4、 如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，其特 征在于所述處理告警信息包括V5、 K4、 Gl處理的處理告警信息。
5、 如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置，其特 征在于所述裝置包括開銷字節(jié)定位處理模塊，根據(jù)幀頭數(shù)據(jù)流確定當(dāng)前處理時(shí) 刻的通道，根據(jù)確定的所述通道的編號，從所述開銷字節(jié)定位信息存儲器中 讀出該通道上的一個(gè)處理周期的字節(jié)計(jì)數(shù)值。
6、 一種光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，其特征在于，包括根據(jù)幀頭數(shù)據(jù)流確定當(dāng)前處理時(shí)刻的通道，讀出該通道上的一個(gè)處理周期的字節(jié)計(jì)數(shù)值；將字節(jié)計(jì)數(shù)值進(jìn)行更新，如果為開銷字節(jié)所在位置，則使能開銷字節(jié)信號；才艮據(jù)開銷字節(jié)信號，讀出存儲器中所述通道上的凄t據(jù)； 更新所述數(shù)據(jù)對應(yīng)的開銷字節(jié)，寫回到存儲器對應(yīng)地址。
7、 如權(quán)利要求6所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，其特 征在于所述通道上的數(shù)據(jù)通過進(jìn)行開銷字節(jié)處理而得到。
8、 如權(quán)利要求6所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，其特 征在于通過間接讀取方式，CPU獲得各個(gè)開銷字節(jié)處理產(chǎn)生的告警信息，讀 取提取到的開銷字節(jié)。
9、 如權(quán)利要求6所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，其特 征在于所述寫回到對應(yīng)地址的步驟，包括CPU首先產(chǎn)生一個(gè)讀請求，根據(jù)寫 使能信號，將更新后的數(shù)據(jù)寫回到寫使能時(shí)讀到的地址中。
10、 如權(quán)利要求6所述的光同步數(shù)字傳輸系統(tǒng)通道開銷處理方法，其特 征在于更新所述數(shù)據(jù)對應(yīng)的開銷字節(jié)的步驟，包括CPU在寫數(shù)據(jù)時(shí)，如果內(nèi) 部開銷處理有讀相同地址請求，則將讀出的數(shù)據(jù)用將要更新的值直接替換。
全文摘要
本發(fā)明公開了一種光同步數(shù)字傳輸系統(tǒng)通道開銷處理裝置和方法，該裝置減少了存儲器件的數(shù)量，包括開銷字節(jié)定位信息存儲器，用于存儲光同步數(shù)字傳輸系統(tǒng)的虛容器VC的字節(jié)計(jì)數(shù)；處理邏輯信息第一存儲器，用于存儲處理邏輯狀態(tài)暫存信息，處理告警信息及提取的開銷字節(jié)；數(shù)據(jù)第一存儲器，用于存儲進(jìn)行C2處理、K3處理、F2處理和F3處理后得到的數(shù)據(jù)。本發(fā)明明顯減少了存儲器件的數(shù)量，同時(shí)減少了處理邏輯的規(guī)模。
文檔編號H04J3/08GK101453289SQ20071019654
公開日2009年6月10日 申請日期2007年11月29日 優(yōu)先權(quán)日2007年11月29日
發(fā)明者張志偉, 朱澤奇, 靜 王 申請人:中興通訊股份有限公司