專利名稱：基于ip組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種基于IP組播的嵌入式系統(tǒng)的數(shù)字電視廣播碼流監(jiān)測(cè)設(shè)
備，包括異步串行接口、 QAM和QPSK接口，屬于電視監(jiān)測(cè)技術(shù)領(lǐng)域，
背景技術(shù)：
數(shù)字電視在全球得到了迅速的推廣應(yīng)用，由于電視廣播具有人群涉及很廣 的特殊性，它的可靠性保障一直是各電視臺(tái)非常重視的問題。嵌入式數(shù)字電視 異步串行接口碼流監(jiān)測(cè)設(shè)備，采用了高速低功耗的處理器的嵌入式系統(tǒng)，系統(tǒng) 處理能力強(qiáng)，實(shí)現(xiàn)的監(jiān)測(cè)功能齊備，提高了輸入流處理速率，能做到碼流實(shí)時(shí) 監(jiān)測(cè)，并能實(shí)現(xiàn)非法入侵碼流的識(shí)別與報(bào)警，保障了電視廣播的可靠性，但是 這種嵌入式數(shù)字電視異步串行接口碼流監(jiān)測(cè)設(shè)備的缺點(diǎn)是體積比較大，不能將 數(shù)字電視解密、數(shù)字電視監(jiān)測(cè)和IP組播集中到一臺(tái)設(shè)備中，攜帶不方便，操作 比較麻煩。
發(fā)明內(nèi)容
本實(shí)用新型的目的是提供一種基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備 ，能減少監(jiān)測(cè)設(shè)備的體積，便于攜帶，操作方便，降低成本，省電節(jié)能，可靠 性大大提高。
本實(shí)用新型所采用的技術(shù)方案是 一種基于IP組播的嵌入式數(shù)字電視碼流 監(jiān)測(cè)設(shè)備，包括碼流接收模塊，包含QAM/QPSK高頻頭和ASI轉(zhuǎn)TSI模塊， QAM/QPSK高頻頭將QAM、 QPSK信號(hào)進(jìn)行解調(diào)后，轉(zhuǎn)換成并行碼流信號(hào)，ASI信
號(hào)直接通過ASI轉(zhuǎn)TSI模塊，輸出并行碼流信號(hào)；
FPGA模塊，是對(duì)并行碼流進(jìn)行一定的緩沖和打包處理，輸出給TSI轉(zhuǎn)ASI
和嵌入式處理器；
解擾模塊，包括兩個(gè)部分CIMAX和CA卡，是將輸入的并行加密碼流流進(jìn) 行解擾并輸出清流給FPGA模塊，若輸入的并行碼流信號(hào)本身不存在加密，則不 做任何修改數(shù)據(jù)直接輸出，CIMAX負(fù)責(zé)與DSP進(jìn)行通訊比進(jìn)行解碼，CA大卡負(fù) 責(zé)讀取小卡的授權(quán)信息；
嵌入式處理器，是在設(shè)備啟動(dòng)時(shí)從閃存模塊取得代碼，并放入同步動(dòng)態(tài)隨 機(jī)存儲(chǔ)器中運(yùn)行，在初始化過程中，通過讀取閃存模塊中的配置信息，對(duì)FPGA 以及其他模塊進(jìn)行操作，配置包括IP地址、組播地址、mac地址、290監(jiān)測(cè)門 限及開關(guān)、工作模式等信息，初始化完成后，處理器響應(yīng)從FPGA發(fā)送過來的碼 流，將碼流數(shù)據(jù)從緩存器中轉(zhuǎn)移到同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，并對(duì)其進(jìn)行分析；
同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，即為SDRAM，用于存儲(chǔ)工作中的代碼、碼流緩存數(shù)據(jù)、 系統(tǒng)運(yùn)行的各種參數(shù)等，嵌入式處理器工作用的存儲(chǔ)空間主要由本模塊提供， FPGA中的數(shù)據(jù)積累到一定量后會(huì)有嵌入式處理器轉(zhuǎn)移到本模塊中進(jìn)行后續(xù)處 理，嵌入式處理器對(duì)碼流處理的中間結(jié)果和數(shù)據(jù)也存放在這里，最后交由網(wǎng)絡(luò) 接口模塊發(fā)送出去；
閃存模塊，保存著系統(tǒng)工作所需的內(nèi)核、庫(kù)代碼、碼流處理代碼以及一些 配置信息，碼流監(jiān)測(cè)設(shè)備上電后，嵌入式處理器會(huì)從此模塊讀取所需的代碼放 入到SDRAM中運(yùn)行，并讀取一些配置信息對(duì)參數(shù)進(jìn)行配置，嵌入式處理器從網(wǎng)
絡(luò)接口模塊讀取到配置信息，也會(huì)將配置信息保存到閃存模塊；
網(wǎng)絡(luò)接口模塊，分成5個(gè)通道TS流組播通道、分析組播通道、板卡信息 組播通道、遠(yuǎn)程報(bào)警通道和配置通道；TS流組播通道負(fù)責(zé)將嵌入式處理器提取 的碼流數(shù)據(jù)組播到網(wǎng)絡(luò)中，分析組播通道負(fù)責(zé)將碼流分析的結(jié)果、PSI/SI表格
信息、信道參數(shù)等信息組播到網(wǎng)絡(luò)中，IP地址組播通道負(fù)責(zé)將設(shè)備的IP地址、 工作狀態(tài)、板卡類型等信息組播到網(wǎng)絡(luò)中，遠(yuǎn)程報(bào)警通道負(fù)責(zé)將報(bào)警信息發(fā)送 給遠(yuǎn)端的中心服務(wù)器，配置通道負(fù)責(zé)接收客戶端發(fā)送過來的配置信息比提交給 嵌入式處理器進(jìn)行處理。
ASI輸出模塊，由FPGA模塊將解擾后的清流直接通過TSI轉(zhuǎn)ASI，輸出ASI信號(hào)。
碼流接收模塊采用配板的形式，QAM高頻頭采用旭光科技DCQ-1C/CW111型 號(hào)，內(nèi)部采用tdal0021和tda6651組合實(shí)現(xiàn)，QPSK高頻頭采用旭光科技 DSQ-1LAST/WA2B型號(hào)，ASI輸入采用專用集成電路CY7B933。
FPGA模塊可編程門陣列采用EP1C3T-144實(shí)現(xiàn)。 解擾模塊中的CIMax采用T90-FJR實(shí)現(xiàn)。
嵌入式處理器采用TI的TDS320DM642嵌入式處理器芯片。
同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器為兩塊MT48LC4M32B2芯片。 閃存模塊采用AM29LV320實(shí)現(xiàn)。
網(wǎng)絡(luò)接口模塊采用LXT971A實(shí)現(xiàn)。
ASI輸出模塊采用專用集成電路CY7B923。
本實(shí)用新型的優(yōu)點(diǎn)是做到了主板與配板的分離，主板負(fù)責(zé)完成碼流監(jiān)測(cè)， 配板負(fù)責(zé)完成信號(hào)解調(diào)，可以通過改變配板完成不同信號(hào)的碼流監(jiān)測(cè)，使用更 為方便，而且性價(jià)比更高；基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備可以同 時(shí)被多個(gè)客戶端接收，而并不占用設(shè)備的網(wǎng)絡(luò)帶寬，它不僅僅完成了碼流監(jiān)測(cè)， 還做了解擾模塊，在碼流分析中，只要插入有授權(quán)信息的小卡，即可完成加密 流的解密過程，并通過網(wǎng)絡(luò)發(fā)送清流出來；該監(jiān)測(cè)設(shè)備能將數(shù)字電視解密、數(shù)
字電視監(jiān)測(cè)和IP組播集中到一臺(tái)設(shè)備中，攜帶方便，操作簡(jiǎn)單。

圖1是本實(shí)用新型的硬件結(jié)構(gòu)示意圖； 圖2是QAM板配板原理圖； 圖3是QPSK板配板原理圖4是ASI輸入模塊(U6、 U7)和ASI輸出模塊(U4、 U5)的原理圖5是FPGA模塊的硬件原理圖6是解擾模塊的硬件原理圖7是嵌入式處理器的GPIO接口原理圖8是嵌入式處理器的Videolnput接口原理圖9是同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(Synchronous Dynamic Random Access Memory, 簡(jiǎn)稱SDRAM)的原理圖IO是閃存模塊的原理圖11是網(wǎng)絡(luò)接口模塊的原理圖。
具體實(shí)施方式
一種基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備，包括碼流接收模塊，
包含QAM/QPSK高頻頭和ASI轉(zhuǎn)TSI模塊，QAM/QPSK高頻頭將QAM、 QPSK信號(hào) 進(jìn)行解調(diào)后，轉(zhuǎn)換成并行碼流信號(hào)，ASI信號(hào)直接通過ASI轉(zhuǎn)TSI模塊，輸出并 行碼流信號(hào)；
FPGA模塊，是對(duì)并行碼流進(jìn)行一定的緩沖和打包處理，輸出給TSI轉(zhuǎn)ASI 和嵌入式處理器；解擾模塊，包括兩個(gè)部分CIMAX和CA卡，是將輸入的并行加密碼流流進(jìn) 行解擾并輸出清流給FPGA模塊，若輸入的并行碼流信號(hào)本身不存在加密，則不 做任何修改數(shù)據(jù)直接輸出，CIMAX負(fù)責(zé)與DSP進(jìn)行通訊比進(jìn)行解碼，CA大卡負(fù) 責(zé)讀取小卡的授權(quán)信息；
嵌入式處理器，是在設(shè)備啟動(dòng)時(shí)從閃存模塊取得代碼，并放入同步動(dòng)態(tài)隨 機(jī)存儲(chǔ)器中運(yùn)行，在初始化過程中，通過讀取閃存模塊中的配置信息，對(duì)FPGA 以及其他模塊進(jìn)行操作，配置包括IP地址、組播地址、mac地址、290監(jiān)測(cè)門 限及開關(guān)、工作模式等信息，初始化完成后，處理器響應(yīng)從FPGA發(fā)送過來的碼 流，將碼流數(shù)據(jù)從緩存器中轉(zhuǎn)移到同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，并對(duì)其進(jìn)行分析；
同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，即為SDRAM，用于存儲(chǔ)工作中的代碼、碼流緩存數(shù)據(jù)、 系統(tǒng)運(yùn)行的各種參數(shù)等，嵌入式處理器工作用的存儲(chǔ)空間主要由本模塊提供， FPGA中的數(shù)據(jù)積累到一定量后會(huì)有嵌入式處理器轉(zhuǎn)移到本模塊中進(jìn)行后續(xù)處 理，嵌入式處理器對(duì)碼流處理的中間結(jié)果和數(shù)據(jù)也存放在這里，最后交由網(wǎng)絡(luò) 接口模塊發(fā)送出去；
閃存模塊，保存著系統(tǒng)工作所需的內(nèi)核、庫(kù)代碼、碼流處理代碼以及一些 配置信息，碼流監(jiān)測(cè)設(shè)備上電后，嵌入式處理器會(huì)從此模塊讀取所需的代碼放 入到SDRAM中運(yùn)行，并讀取一些配置信息對(duì)參數(shù)進(jìn)行配置，嵌入式處理器從網(wǎng) 絡(luò)接口模塊讀取到配置信息，也會(huì)將配置信息保存到閃存模塊；
網(wǎng)絡(luò)接口模塊，分成5個(gè)通道TS流組播通道、分析組播通道、板卡信息 組播通道、遠(yuǎn)程報(bào)警通道和配置通道；TS流組播通道負(fù)責(zé)將嵌入式處理器提取 的碼流數(shù)據(jù)組播到網(wǎng)絡(luò)中，分析組播通道負(fù)責(zé)將碼流分析的結(jié)果、PSI/SI表格 信息、信道參數(shù)等信息組播到網(wǎng)絡(luò)中，IP地址組播通道負(fù)責(zé)將設(shè)備的IP地址、 工作狀態(tài)、板卡類型等信息組播到網(wǎng)絡(luò)中，遠(yuǎn)程報(bào)警通道負(fù)責(zé)將報(bào)警信息發(fā)送
給遠(yuǎn)端的中心服務(wù)器，配置通道負(fù)責(zé)接收客戶端發(fā)送過來的配置信息比提交給 嵌入式處理器進(jìn)行處理；
ASI輸出模塊，由FPGA模塊將解擾后的清流直接通過TSI轉(zhuǎn)ASI，輸出ASI信號(hào)。
碼流接收模塊采用配板的形式，QAM高頻頭采用旭光科技DCQ-1C/CW111型 號(hào)，內(nèi)部采用tdal0021和tda6651組合實(shí)現(xiàn)，QPSK高頻頭采用旭光科技 DSQ-1LAST/WA2B型號(hào)，ASI輸入采用專用集成電路CY7B933。
FPGA模塊可編程門陣列采用EP1C3T-144實(shí)現(xiàn)。 解擾模塊中的CIMax采用T90-FJR實(shí)現(xiàn)。
嵌入式處理器采用TI的TDS320DM642嵌入式處理器芯片。
同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器為兩塊MT48LC4M32B2芯片。 閃存模塊采用AM29LV320實(shí)現(xiàn)。
網(wǎng)絡(luò)接口模塊采用LXT971A實(shí)現(xiàn)。
ASI輸出模塊采用專用集成電路CY7B923。 下面結(jié)合圖l一圖11對(duì)本實(shí)用新型的組成進(jìn)行說明。
圖1所示為數(shù)字電視解擾監(jiān)測(cè)硬件模塊方框圖。采用的主要構(gòu)架為嵌入式 處理器TDS320DM642+FPGA芯片+T90-FJR+高頻頭或ASI解碼芯片來實(shí)現(xiàn)，DSP 實(shí)現(xiàn)三種功能碼流分析，解擾，TS組播；DSP設(shè)置高頻頭寄存器，頻點(diǎn)等一 系列參數(shù)，高頻頭將輸入的RF信號(hào)解調(diào)和解碼，經(jīng)FPGA緩存輸出DSP視頻口， 進(jìn)行碼流分析，并通過EMIF總線控制CAM大卡進(jìn)行碼流解擾，DSP將解擾后的 TS流通過網(wǎng)絡(luò)接口輸出；FPGA接收來自高頻頭或ASI (CY7B933)解碼輸出TS 信號(hào)，并對(duì)輸入信號(hào)作相應(yīng)處理，輸出給T90-FJR; T90-FJR完成CAM大卡接口， 將FPGA發(fā)送過來的TS流送給CAM大卡解擾，解擾后清流送給FPGA， 一路送給
DSP，另一路通過CY7B923，輸出270ASI信號(hào)。
圖2為QAM配板原理圖，高頻頭Ul采用旭光科技DCQ-1C/CW111型號(hào)，DSP 的IIC總線控制；高頻解調(diào)出來的TS流數(shù)據(jù)，經(jīng)過接口板輸入到FPGA芯片， 由于信號(hào)線比較長(zhǎng)，TS流數(shù)據(jù)釆用TI SN74LVTH162245 U6驅(qū)動(dòng)芯片驅(qū)動(dòng)后輸出， 1IC總線通過飛利浦PCA9515 U3驅(qū)動(dòng)輸出。
圖3為QPSK配板原理圖，高頻頭Ul采用旭光科技DSQ-1LAST/WA2B型號(hào)，
DSP的IIC總線控制，高頻解調(diào)解碼出來的TS流數(shù)據(jù)，經(jīng)過接口板輸入到FPGA 芯片，由于信號(hào)線比較長(zhǎng)，TS流數(shù)據(jù)采用TI SN74LVTH162245 U4驅(qū)動(dòng)芯片驅(qū) 動(dòng)后輸出，1IC總線通過飛利浦PCA9515 U3驅(qū)動(dòng)輸出。
圖4中，ASI信號(hào)處理模塊U7將輸入270MASI信號(hào)轉(zhuǎn)換成并行碼流信號(hào)， 具體來說，碼流信號(hào)的取得是通過對(duì)ASI信號(hào)進(jìn)行解碼完成的，這里使用了專 用集成電路CY7B933對(duì)ASI信號(hào)解碼，解碼輸出8比特的并行數(shù)字電視碼流數(shù) 據(jù)，U4接收來自FPGA的清流，采用CT7B923對(duì)輸入的TS流并行數(shù)據(jù)編碼，編 碼輸出270M的ASI信號(hào)，實(shí)現(xiàn)ASI接口輸出。
圖5為FPGA原理圖，F(xiàn)PGA模塊可編程門陣列采用EP1C3T-144芯片U12, EPECS1為FPGA配置芯片，即FPGA程序存儲(chǔ)器，上電時(shí)配置FPGA芯片，F(xiàn)PGA 正常工作需要27M時(shí)鐘，由D17提供；FPGA主要功能
(1) 對(duì)輸入TS流并行數(shù)據(jù)提取同步頭，實(shí)現(xiàn)TSI接口，滿足CAM接口規(guī)范； 由于ASI解碼芯片TS流數(shù)據(jù)是27M, PCM大卡支持最大頻率為9M，采用FIFO 變時(shí)鐘，滿足PCM大卡接口要求。
(2) FPGA接收CAM大卡解擾后的清流，也即解擾后的TS流并行數(shù)據(jù)，提取同 步頭，實(shí)現(xiàn)TSI接口，并在包后加6個(gè)字節(jié)的PCR數(shù)據(jù)，供dsp作290分 析。(3) 將解擾后的清流輸出給CY7B933芯片，實(shí)現(xiàn)ASI信號(hào)輸出。
(4) 作為IIC從器件，受DSP控制，主要讀取TS流的碼率和TS流數(shù)據(jù)源的選擇。
圖6解擾模塊，包括兩個(gè)部分T90-FJR U8和CAM U9，U10插槽，U8 實(shí)現(xiàn)PCM接口規(guī)范，將FPGA輸入的加擾流經(jīng)過DSP的IIC控制，經(jīng)過AB通道 輸出給CAM大卡；CAM大卡與DSP之間通信采用DSP的EMIF總線，實(shí)現(xiàn)命令字 讀寫，從而控制CAM大卡解擾。
圖7， 8， 9， 10， 11為最小系統(tǒng)，由TDS320DM642+ MT48LC4M32B2+ AM29LV320+EPM3128ATC100+LXT971組成。
嵌入式處理器TDS320DM642，是在設(shè)備啟動(dòng)時(shí)，通過EMIF總線經(jīng)過 EPM3128ATC100譯碼從閃存模塊AM29LV320取得代碼和板卡配置信息，并放入同 步動(dòng)態(tài)隨機(jī)存儲(chǔ)器MT48LC4M32B2中運(yùn)行，在初始化過程中，通過EMIF總線讀 取的配置信息，對(duì)FPGA以及其他模塊進(jìn)行操作，配置IP地址、組播地址、mac 地址、290監(jiān)測(cè)門限及開關(guān)、工作模式等信息，初始化完成后，處理器接收FPGA 輸出碼流，將碼流數(shù)據(jù)從緩存器中轉(zhuǎn)移到同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，并對(duì)其進(jìn)行分 析。
同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，即為SDRAM，用于存儲(chǔ)工作中的代碼、碼流緩存數(shù)據(jù)、 系統(tǒng)運(yùn)行的各種參數(shù)等，嵌入式處理器工作用的存儲(chǔ)空間主要由本模塊提供， 嵌入式處理器對(duì)碼流處理的中間結(jié)果和數(shù)據(jù)也存放在這里，最后交由網(wǎng)絡(luò)接口 模塊發(fā)送出去。
閃存模塊，保存著系統(tǒng)工作所需的內(nèi)核、庫(kù)代碼、碼流處理代碼以及一些 配置信息，碼流監(jiān)測(cè)設(shè)備上電后，嵌入式處理器會(huì)從此模塊讀取所需的代碼放 入到SDRAM中運(yùn)行，并讀取一些配置信息對(duì)參數(shù)進(jìn)行配置，嵌入式處理器從網(wǎng)
絡(luò)接口模塊讀取到配置信息，也會(huì)將配置信息保存到閃存模塊。
網(wǎng)絡(luò)接口模塊D16 LXT971也是本實(shí)用新型的一大特點(diǎn)，共分成5個(gè)部分 TS流組播通道、分析數(shù)據(jù)組播通道、板卡信息組播通道、遠(yuǎn)程報(bào)警通道和配置 通道；TS流組播通道負(fù)責(zé)將嵌入式處理器提取的碼流數(shù)據(jù)通過UDP組播方式發(fā) 送到網(wǎng)絡(luò)中，分析數(shù)據(jù)組播通道將嵌入式處理器分析的290報(bào)警、信道參數(shù)、 帶寬統(tǒng)計(jì)、PCR分析等數(shù)據(jù)通過UDP組播方式發(fā)送到網(wǎng)絡(luò)中，板卡信息組播通道 將板卡的基本配置信息通過UDP組播方式發(fā)送到網(wǎng)絡(luò)中，包括IP地址、TS流組 播地址、分析數(shù)據(jù)組播地址、板卡號(hào)以及板卡工作狀態(tài)，配置通道是一個(gè)UDP 雙向通道，板卡可以通過配置通道接收客戶端發(fā)送過來的配置信息，也可以將 板卡的配置信息發(fā)送給客戶端，遠(yuǎn)程報(bào)警通道采用UDP，將290報(bào)警、信道參數(shù)、 帶寬統(tǒng)計(jì)和PCR信息發(fā)送到遠(yuǎn)程客戶端上，其中組播方式只能在局域網(wǎng)內(nèi)部接 收，配置通道和遠(yuǎn)程數(shù)據(jù)通道則可以在廣域網(wǎng)上通信；在硬件上，網(wǎng)絡(luò)接口采 用了一個(gè)100M帶寬的LXT971A芯片來實(shí)現(xiàn)。
本實(shí)用新型采用主板+配板的方式，主板硬件系統(tǒng)所采用的主要架構(gòu)為嵌入 式處理器+FPGA芯片+ASI解碼專用芯片+網(wǎng)絡(luò)芯片+解擾芯片來實(shí)現(xiàn)，配板則是 由一個(gè)QAM或QPSK的高頻頭來實(shí)現(xiàn)的。由于嵌入式處理器不適合直接獲取高速 的數(shù)字電視碼流數(shù)據(jù)，這里采用了 FPGA芯片與其相配合，在FPGA芯片中設(shè)計(jì) 了一個(gè)FIFO對(duì)列與嵌入式處理接口，即由嵌入式處理器完成操作系統(tǒng)、各模塊 控制、碼流信號(hào)的分析處理、網(wǎng)絡(luò)發(fā)送等核心任務(wù)，F(xiàn)PGA芯片完成ASI解碼控 制、輸入輸出隊(duì)列的控制、外圍芯片管理、碼流打包等任務(wù)。
權(quán)利要求1、一種基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備，包括碼流接收模塊，包含QAM/QPSK高頻頭和ASI轉(zhuǎn)TSI模塊，QAM/QPSK高頻頭將QAM、QPSK信號(hào)進(jìn)行解調(diào)后，轉(zhuǎn)換成并行碼流信號(hào)，ASI信號(hào)直接通過ASI轉(zhuǎn)TSI模塊，輸出并行碼流信號(hào)；FPGA模塊，是對(duì)并行碼流進(jìn)行一定的緩沖和打包處理，輸出給TSI轉(zhuǎn)ASI和嵌入式處理器；嵌入式處理器，是在設(shè)備啟動(dòng)時(shí)從閃存模塊取得代碼，并放入同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器中運(yùn)行，在初始化過程中，通過讀取閃存模塊中的配置信息，對(duì)FPGA以及其他模塊進(jìn)行操作，配置包括IP地址、組播地址、mac地址、290監(jiān)測(cè)門限及開關(guān)、工作模式等信息，初始化完成后，處理器響應(yīng)從FPGA發(fā)送過來的碼流，將碼流數(shù)據(jù)從緩存器中轉(zhuǎn)移到同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，并對(duì)其進(jìn)行分析；同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器，即為SDRAM，用于存儲(chǔ)工作中的代碼、碼流緩存數(shù)據(jù)、系統(tǒng)運(yùn)行的各種參數(shù)等，嵌入式處理器工作用的存儲(chǔ)空間主要由本模塊提供，F(xiàn)PGA中的數(shù)據(jù)積累到一定量后會(huì)有嵌入式處理器轉(zhuǎn)移到本模塊中進(jìn)行后續(xù)處理，嵌入式處理器對(duì)碼流處理的中間結(jié)果和數(shù)據(jù)也存放在這里，最后交由網(wǎng)絡(luò)接口模塊發(fā)送出去；閃存模塊，保存著系統(tǒng)工作所需的內(nèi)核、庫(kù)代碼、碼流處理代碼以及一些配置信息，碼流監(jiān)測(cè)設(shè)備上電后，嵌入式處理器會(huì)從此模塊讀取所需的代碼放入到SDRAM中運(yùn)行，并讀取一些配置信息對(duì)參數(shù)進(jìn)行配置，嵌入式處理器從網(wǎng)絡(luò)接口模塊讀取到配置信息，也會(huì)將配置信息保存到閃存模塊；網(wǎng)絡(luò)接口模塊，分成5個(gè)通道TS流組播通道、分析組播通道、板卡信息組播通道、遠(yuǎn)程報(bào)警通道和配置通道；TS流組播通道負(fù)責(zé)將嵌入式處理器提取的碼流數(shù)據(jù)組播到網(wǎng)絡(luò)中，分析組播通道負(fù)責(zé)將碼流分析的結(jié)果、PSI/SI表格信息、信道參數(shù)等信息組播到網(wǎng)絡(luò)中，板卡信息組播通道負(fù)責(zé)將設(shè)備的IP地址、工作狀態(tài)、板卡類型等信息組播到網(wǎng)絡(luò)中，遠(yuǎn)程報(bào)警通道負(fù)責(zé)將報(bào)警信息發(fā)送給遠(yuǎn)端的中心服務(wù)器，配置通道負(fù)責(zé)接收客戶端發(fā)送過來的配置信息比提交給嵌入式處理器進(jìn)行處理；ASI輸出模塊，由FPGA模塊將解擾后的清流直接通過TSI轉(zhuǎn)ASI，輸出ASI信號(hào)；其特征在于解擾模塊，包括兩個(gè)部分CIMAX和CA卡，是將輸入的并行加密碼流進(jìn)行解擾并輸出清流給FPGA模塊，若輸入的并行碼流信號(hào)本身不存在加密，則不做任何修改數(shù)據(jù)直接輸出，CIMAX負(fù)責(zé)與DSP進(jìn)行通訊，CA大卡負(fù)責(zé)讀取小卡的授權(quán)信息。
2、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的碼流接收模塊采用配板的形式，QAM高頻頭采用旭光科技 DCQ-lC/CWlll型號(hào)，內(nèi)部采用tdal0021和tda6651組合實(shí)現(xiàn)，QPSK高頻頭采 用旭光科技DSQ-1LAST/WA2B型號(hào)，ASI輸入采用專用集成電路CY7B933。
3、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的FPGA模塊可編程門陣列采用EP1C3T-144實(shí)現(xiàn)。
4、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的解擾模塊中的CIMax采用T90-FJR實(shí)現(xiàn)。
5、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于 所述的嵌入式處理器采用TI的TDS320DM642嵌入式處理器芯片。
6、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器為兩塊MT48LC4M32B2芯片。
7、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的閃存模塊采用AM29LV320實(shí)現(xiàn)。
8、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的網(wǎng)絡(luò)接口模塊采用LXT971A實(shí)現(xiàn)。
9、 根據(jù)權(quán)利要求1所述的基于IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備， 其特征在于所述的ASI輸出模塊采用專用集成電路CY7B923。
專利摘要一種基于IP組播的嵌入式系統(tǒng)的數(shù)字電視廣播碼流監(jiān)測(cè)設(shè)備，屬于電視監(jiān)測(cè)技術(shù)領(lǐng)域，包括碼流接收模塊、FPGA模塊、解擾模塊、嵌入式處理器、同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器、閃存模塊、網(wǎng)絡(luò)接口模塊、ASI輸出模塊；本實(shí)用新型的優(yōu)點(diǎn)是做到了主板與配板的分離，主板負(fù)責(zé)完成碼流監(jiān)測(cè)，配板負(fù)責(zé)完成信號(hào)解調(diào)，性價(jià)比更高，IP組播的嵌入式數(shù)字電視碼流監(jiān)測(cè)設(shè)備可以同時(shí)被多個(gè)客戶端接收，而并不占用設(shè)備的網(wǎng)絡(luò)帶寬，它不僅僅完成了碼流監(jiān)測(cè)，還做了解擾模塊，在碼流分析中，只要插入有授權(quán)信息的小卡，即可完成加密流的解密過程，并通過網(wǎng)絡(luò)發(fā)送清流出來，能將數(shù)字電視解密、數(shù)字電視監(jiān)測(cè)和IP組播集中到一臺(tái)設(shè)備中，攜帶方便，操作簡(jiǎn)單。
文檔編號(hào)H04N7/24GK201063780SQ20072014812
公開日2008年5月21日 申請(qǐng)日期2007年6月4日 優(yōu)先權(quán)日2007年6月4日
發(fā)明者洪太海, 恒 陳 申請(qǐng)人:北京市博匯科技有限公司