專利名稱：Td-scdma直放站基帶解碼裝置及實現(xiàn)解碼同步的方法
技術領域：
本發(fā)明涉及一種TD-SCDMA直放站基帶解碼裝置及實現(xiàn)解碼同步的方法。
背景技術：
TD-SCDMA是ITU正式發(fā)布的第三代移動通信空間接口技術規(guī)范之一，它得到了 CWTS及 3GPP的全面支持。是中國電信百年來第一個完整的通信技術標準，是UTRA—FDD可替代的方 案，是集CDMA、 TDMA等技術優(yōu)勢于一體、系統(tǒng)容量大、頻譜利用率高、抗干擾能力強的移動 通信技術，它采用了智能天線、聯(lián)合檢測、同步CDMA、多時隙、可變擴頻系統(tǒng)、自適應功率 調整等技術。TD-SCDMA的碼片速率為1.2Mc/s，載頻帶寬為1.6MHz，它的下行和上行的信息是在同一 頻率的不同時隙上進行傳送的，幀結構將10ms的無線幀分成兩個5ms的子幀，每個子幀中有 7個常規(guī)時隙和3個特殊時隙，三個特殊時隙分別為下行導頻時隙DwPTS，保護時隙GP和上 行導頻時隙UpPTS。 7個常規(guī)時隙分別為TSO, TS1， TS2， TS3, TS4, TS5， TS6。其中TS0總是分配 給下行鏈路，而TS1總是分配給上行鏈路。上行時隙和下行時隙之間由轉換點分開。在 TD-SCDMA中，每個5ms的子幀有兩個轉換點第一個轉換點是從下行鏈路到上行鏈路，位置 在DwPTS和UpPTS之間的GP，第一個轉換點相對于每個子幀的開始時間是固定的；第二個轉 換點是從上行鏈路到下行鏈路。位置根據網絡的需要在不同的上下行時隙配比關系而定，第 二個轉換點在系統(tǒng)中是可變的。在TD-SCDMA系統(tǒng)中，上行鏈路信號和下行鏈路信號處于同一頻率，通過時分復用的方式 來區(qū)分上行和下行。因此TD-SCDMA直放站需要獲取兩個轉換點的位置信息與時刻參數，實現(xiàn) 其射頻鏈路的上下行切換，從而達到與系統(tǒng)的同步。這種方式工作穩(wěn)定性不高，設備成本高。

發(fā)明內容
本發(fā)明的目的在于提供一種TD-SCDMA直放站基帶解碼裝置及實現(xiàn)解碼同步的方法，該裝 置及方法工作可靠，投入成本低。可簡單的獲得TD-SCDMA系統(tǒng)兩個轉換點，以實現(xiàn)直放站的 上下行切換，及系統(tǒng)同步。本發(fā)明TD-SCDMA直放站基帶解碼裝置，其特征在于包括零中頻解調單元、AD采樣濾 波單元、DSP單元、FPGA單元，所述的零中頻解調單元，包括射頻低噪聲放大器、直接變換 混頻器、TD-SCDMA信道基帶濾波器、VC0及合成器，以實現(xiàn)從射頻信號到模擬基帶信號的直 接轉換；所述的高速AD采樣單元，包括由FPGA單元AGC程序控制的增益調節(jié)模塊VGA，高速AD采樣芯片，以實現(xiàn)在大動態(tài)范圍內輸出數字基帶IQ信號；所述的DSP單元，包括基帶 波形匹配濾波器與下行導頻時隙檢測器，以實現(xiàn)快速地找出DWPTS時隙位置；所述的FPGA單 元，包括自動增益控制AGC模塊和開關控制信號模塊，以實現(xiàn)控制AD采樣單元中的VGA?！姥耄?和生成直放站的上下行射頻放大器的開關控制信號。實現(xiàn)本發(fā)明TD-SCDMA直放站基帶解碼同步的方法，其特征在于，該方法包括如下步驟a. TD-SCD區(qū)直放站基帶解碼裝置將TD-SCDMA射頻信號輸入零中頻解調單元中進行解調， 輸出模擬基帶IQ信號；b. TD-SCDMA直放站基帶解碼裝置將模擬基帶IQ信號輸入到高速AD采樣單元進行高速的 數據采樣，輸出兩路正交的數字基帶IQ信號；c. TD-SCD區(qū)直放站基帶解碼裝置將兩路正交的數字基帶IQ信號輸入到DSP單元，DSP單 元根據利用恢復出的數字信號和TD-SCDMA幀結構獨特的導頻結構迅速找出DWPTS時隙位置；d. TD-SCDMA直放站基帶解碼裝置在DWPTS結束時刻發(fā)送下降沿給FPGA，由FPGA生成最 終控制直放站上下行低噪放、功放的開關信號。本發(fā)明的顯著優(yōu)點在于該裝置工作可靠，投入成本低并可簡單的獲得TD-SCDMA系統(tǒng)兩個 轉換點，以實現(xiàn)直放站的上下行切換，及系統(tǒng)同步。


圖1是本發(fā)明TD-SCDMA直放站基帶解碼裝置作用示意圖； 圖2是本發(fā)明TD-SCDMA直放站基帶解碼裝置原理結構圖； 圖3是本發(fā)明裝置零中頻解調單元原理結構圖； 圖4是本發(fā)明裝置高速AD采樣單元的結構示意圖；圖5是本發(fā)明裝置系統(tǒng)時隙結構示意圖；圖6是本發(fā)明AGC在系統(tǒng)中的位置示意圖； 圖7是本發(fā)明生成控制開關信號部分結構示意圖。
具體實施例方式TD-SCDMA基帶同步裝置是TD-SCDMA直放站的核心部件，控制直放站上下行射頻通道的 轉換，通過時分區(qū)別上下行信號。該裝置在直放站中作用如圖l所示。本發(fā)明TD-SCDMA直放站基帶解碼裝置原理結構如圖2所示，從施主天線輸入的射頻信號 經過一個工作頻段為2010 2025MHz的聲表濾波器后輸入零中頻解調單元，該單元內部集成了 低噪放，混頻器，本振等芯片，采用零中頻結構，直接輸出模擬基帶IQ信號，模擬IQ信號 通過增益調節(jié)VGA模塊后送入高速AD采樣單元轉換后生成成兩路正交的數字IQ信號。DSP單元在接收到兩路正交的數字IQ信號后進行相干解調，從而恢復出數據信息。DSP單元根據 利用恢復出的數字信號進行快速傅立葉變換，計算功率譜，根據TD-SCDMA幀結構獨特的導頻 結構找出DWPTS時隙位置，在DWPTS結束時刻發(fā)送下降沿給FPGA單元，由FPGA單元生成最 終控制直放站上下行低噪放、功放的開關信號。為了提高同步范圍，采用了AGC控制電路，由FPGA單元編程設計實現(xiàn)。1. 零中頻解調單元該單元內部采用了獨特的零中頻方案，包含了RFLNA、直接變換混頻器、TD-SCDMA信道 濾波的基帶濾波器、VC0及合成器，能夠實現(xiàn)從RF信號到模擬基帶信號的直接轉換，如圖3 所示。2. 高速AD釆樣單元由抽樣定理可知，為了無失真地表示信號s(t)，抽樣速率fs應大于s(t)最高頻率分量 的兩倍，由于采用了零中頻方案，直接從RF信號下變頻到模擬基帶信號s(t), TD-SCDMA中 基帶信號的速率為1. 28M,根據抽樣定理，只需要按照2. 56M的采樣速率對s (t)進行抽樣就可 以了，在本發(fā)明實施例中采用了雙通道高速AD，用12.8M的采樣速率對s(t)進行10倍抽樣。高速AD采樣單元的結構如圖4所示該單元的內部有兩個獨立的采樣保持通道可以同時工作，采樣的最高頻率為20MHz，輸入 模擬量端口支持差分輸入，單端輸入，轉換數據在對應的5個時鐘周期后輸出，輸出的數字 量為10位。3. DSP單元輸入DSP單元的兩路正交數字IQ信號通過數字化檢測恢復出數據信息，解調的原理是 通過選擇眼圖平均張開最大的采樣點來估計位定時；通過對眼圖平均張開最大采樣點出平均 相位旋轉得到載波頻差估計；利用估計出的位定時和載波頻差對信號作出判決。DSP單元中 基于搜索下行導頻時刻的功能模塊主要有兩個部分組成基帶波形匹配濾波器與下行導頻時 隙檢測器?；鶐Рㄐ纹ヅ錇V波器的基本工作原理如下對恢復出的數據信息通過快速傅立葉變換進 行功率譜計算，由于TD-SCDMA中獨特的幀結構特點，如圖5所示，DWPTS中下行同步碼前面 32chips的時間內沒有數據，而SYNC—DL后面的GP是保護時隙，也是沒有數據，考慮TD的 幀結構，保護時隙GP的功率很小，故從接收功率的時間分布上來看，與GP相比SYNC—DL段 的功率較大。當用SYNC—DL段的64碼片之和除以SYNC—DL前后個32個碼片相加之和，結果 大于3時，就可以判斷出SYNC—DL的大致位置。因此，基于這種方法，DSP在5ms的周期中 遍取6 400個碼片的數據，每64個碼片做積分，依次向前滾動計算，同時做除法運算，最后即可計算出SYNC—DL在一幀6 400個碼片中的大致位置和能量。下行導頻時隙檢測器的基本 工作原理如下在找到下行導頻位置的大致位置的前提下，在前后共128chips的搜索窗口內 對下行導頻的時刻進行連續(xù)4幀的計數判決，從而確定連續(xù)64chips的SYNC—DL的精確時序 位置。4. FPGA單元FPGA單元的功能包括AGC和生成控制開關信號兩部分。 4JAGC部分TD-SCDMA基帶同步裝置需要在動態(tài)范圍很大的信號都能保持同步，這需要進行增益調整， 通過FPGA編程的AGC控制電路的控制可以實現(xiàn)與輸入的信號能量通常成對數關系(線性分貝) 的控制。在本單元中，前端TD—SCDMA的射頻信號RF輸入后，經過零中頻下變頻解調后進行增益 處理。VGA輸出的信號經過ADC變換后就成為數字基帶IQ信號，經DSP處理恢復出數字信息。 該數字信息可以經過AGC控制算法處理后控制VGA的增益。AGC增益控制算法在數字部分來 實現(xiàn)，在本單元中，AGC電路可以有效提高鏈路的動態(tài)范圍(-45 -105 dBm)，提高ADC輸出 的SNR，以使DSP能更容易地實現(xiàn)DWPTS同步。AGC在系統(tǒng)中的位置如圖(6)線框所示4.1. 1計算下行同步碼功率(SYNC—DL)模塊計算下行同步碼功率(SYNC—DL)模塊對應于圖6中的判斷部分，是AGC中最為重要算法計 算。TD一SCD-MA每個幀有6400個碼片，在其一幀5 ms的時間上是不連續(xù)的，因此只能求出 下行同步碼(SYNC—DL)的功率值，以此為依據控制VGA的電壓值。由圖(5)的TD_SCDMA的幀結構知道，下行同步碼(SYNC—DL)在下行導頻時隙(DwPTS)發(fā) 射，SYNC一DL的長為64個碼片，在其左邊和右邊各有32和96個碼片的保護時隙(GP)。為此， 在FPGA單元中共用了 2種不同的方法計算其功率值。方法一 由DSP單元方根據傳過來的數據，檢測出SYNC—DL的精確位置，并把這個位置參 數傳送給FPGA。 FPGA收到這一點的位置后，根據DSP傳過來的SYNC—DL的位置，計算出這一 點之后的64個碼片的積分值，作為SYNC一DL的總功率，并以此控制VGA的電壓；方法二當信號的強度變得很弱，信號可能淹沒在了噪聲當中，DSP單元的相干法都計算不出SYNC—DL的位置和能量。在這種情況下，認為在5ms時域上信號連續(xù)，能量均衡，F(xiàn)PGA單元求5ms幀的平均值，以此作為SYNC—DL的功率，并控制VGA。4.1. 2求對數運算模塊在本模塊，將上面得到的功率值進行求對數運算，以減少數據的運算量。用FPGA單元實 現(xiàn)求對數運算時，可以先將數據歸一化在1 2之間，然后通過將數據平方后推導出最高位的 方法逐位求出所求數據的二進制數值。假定自變量X歸一化在區(qū)間[l， 2]內，用二進制數據 可表示為1. XlX2…Xn，則所求的對數值在區(qū)間[O， 1]內，用二進制數據可表示為0. YlY2…Ym， 因而可用數學方法表示為20.Y1Y2…Yiif1. XlX2…Xn，問題歸結為求YlY2…Ym。將上式左右 兩邊同時平方，可以得出2YlY2…YnKl. XllX21…Xnl)2，由此可推倒出Yl來。(X為已知， 若等式右邊數據小于2，則Y^O;反之，若大于或等于2，則YK)求出Y1后可以導出 20.Y2Y3…Yhf1. XllX21…Xnl，同理可推倒出Y2。依此類推，可求出對數值的各位。4.1. 3求指數運算模塊經過求對數模塊后， 一路數據傳送到IIR中，另一路數據則要傳送到DSP單元中進fi^算 法運算，因此，需要增加一個求指數模塊，將對數模塊運算后的結果還原成原來的數據送到 DSP中。指數換底公式可知2x=exln2，由雙曲函數定義及特性可知ex=sinh(x)+cosh(x)， 而當自變量x在[-it /4， 7c/4]范圍內時，可以采用FPGA的IPCORE(CORDIC算法)實現(xiàn)雙曲 正弦函數和雙曲余弦函數，因此在FPGA內部求以2為底的指數函數時，可以先將自變量歸一 化在[O， l]內，然后將自變量乘以常系數ln2，由于ln2〈n/4，故可以新乘得的數據作為 新的自變量，利用IPCORE求出其雙曲正弦函數和雙曲余弦函數后將其相加，即可得到所需要 的指數函數值。4.1.4 IIR反饋模塊1IR反饋模塊包括3部分IIR濾波單元、飽和反饋單元和VGA控制單元，其中IIR濾波 單元負責將求對數模塊得出的數值與參考數值比較后得出的誤差數據Uerr作IIR濾波計算得 出Ufilter，然后依據相關算法計算出Urssi。飽和反饋單元負責將Urssi與飽和限幅數據比 較后得出誤差電壓Uerr2，然后依照相關算法求出U2送到求指數模塊，從而能夠控制誤差反 饋增益Gain2。 VGA控制單元負責將Urssi進行飽和限幅后得到輸出控制電壓Uda，量化后經 過數模變換從而控制VGA。VGA電壓調節(jié)范圍在0.3 1.8V之間，共45個dB的調節(jié)范圍，因此AGC在+10 -35之 間起調節(jié)作用，信號低于-35 dBm時，VGA電壓保持1.8 V最大值；高于+10 dBm時，VGA電 壓保持在最小0.3 V。在本裝置中，F(xiàn)PGA可在-45 -105 dBm范圍內搜索到SYNC_DL的位置。4.2生成控制開關信號部分(如圖7所示) ENABLE為同步使能管腳，高電平'T表示DSP己經檢測同步； INT 為DSP發(fā)送出的下降沿脈沖，該下降沿時刻對齊Dwpts結束時刻； DELAY 為四路開關信號的各個時延信息； MODE 為上下行時隙配比 DLNAEna為下行低噪放的開關信號，低電平有效； DPAEna為下行功放的開關信號，低電平有效； ULNAEna為上行低噪放的開關信號，低電平有效； UPAEria為上行功放的開關信號，低電平有效；在DSP單元通過檢測出SYNC—DL的精確位置后，把同步管腳置高，并在每幀的Dwpts結束 時刻發(fā)送一個下降沿信號給FPGA， FPGA單元內部采用VHDL硬件編程語言編程，在ENABLE輸 入管腳有效時，把INT輸入信號作為全局復位信號，啟動程序進程。根據MODE的輸入值，可 以知道對應的第二個切換點位于TS1 TS5中的哪個時隙結束尾。FPGA單元在知道第二個轉換 點后可以生成對應的各種時隙配比的開關波形，再通過DELAY的輸入值，加入各個開關信號 的偏移值，最終生成控制TD-SCDMA直放站內部的低噪放、功放的四路開關信號。
權利要求
1.一種TD-SCDMA直放站基帶解碼裝置，其特征在于包括零中頻解調單元、AD采樣濾波單元、DSP單元、FPGA單元，所述的零中頻解調單元，包括射頻低噪聲放大器、直接變換混頻器、TD-SCDMA信道基帶濾波器、VCO及合成器，以實現(xiàn)從射頻信號到模擬基帶信號的直接轉換；所述的高速AD采樣單元，包括由FPGA單元AGC程序控制的增益調節(jié)模塊VGA，高速AD采樣芯片，以實現(xiàn)在大動態(tài)范圍內輸出數字基帶IQ信號；所述的DSP單元，包括基帶波形匹配濾波器與下行導頻時隙檢測器，以實現(xiàn)快速地找出DWPTS時隙位置；所述的FPGA單元，包括自動增益控制AGC模塊和開關控制信號模塊，以實現(xiàn)控制AD采樣單元中的VGA模塊，和生成直放站的上下行射頻放大器的開關控制信號。
2. —種實現(xiàn)權利要求1所述TD-SCDMA直放站基帶解碼同步的方法，其特征在于，該方 法包括如下步驟a. TD-SCDMA直放站基帶解碼裝置將TD-SCDMA射頻信號輸入零中頻解調單元中 進行解調，輸出模擬基帶IQ信號；b. TD-SCDMA直放站基帶解碼裝置將模擬基帶IQ信號輸入到高速AD采樣單元 進行高速的數據采樣，輸出兩路正交的數字基帶IQ信號；c. TD-SCDMA直放站基帶解碼裝置將兩路正交的數字基帶IQ信號輸入到DSP單 元，DSP單元根據利用恢復出的數字信號和TD-SCDMA幀結構獨特的導頻結 構迅速找出DWPTS時隙位置；d. TD-SCDMA直放站基帶解碼裝置在DWPTS結束時刻發(fā)送下降沿給FPGA，由FPGA 生成最終控制直放站上下行低噪放、功放的開關信號。
全文摘要
本發(fā)明涉及一種TD-SCDMA直放站基帶解碼裝置及實現(xiàn)解碼同步的方法，本發(fā)明裝置包括零中頻解調單元、AD采樣濾波單元、DSP單元、FPGA單元，所述的零中頻解調單元，包括射頻低噪聲放大器、直接變換混頻器、TD-SCDMA信道基帶濾波器、VCO及合成器，以實現(xiàn)從射頻信號到模擬基帶信號的直接轉換；所述的高速AD采樣單元，包括由FPGA單元AGC程序控制的增益調節(jié)模塊VGA，高速AD采樣芯片，以實現(xiàn)在大動態(tài)范圍內輸出數字基帶工Q信號；本發(fā)明的顯著優(yōu)點在于該裝置工作可靠，投入成本低并可簡單的獲得TD-SCDMA系統(tǒng)兩個轉換點，以實現(xiàn)直放站的上下行切換，及系統(tǒng)同步。
文檔編號H04B7/155GK101217307SQ20081007047
公開日2008年7月9日 申請日期2008年1月18日 優(yōu)先權日2008年1月18日
發(fā)明者凱 馮, 張健榮, 雨 林, 賴克中, 陳群峰 申請人:福建郵科通信技術有限公司