專(zhuān)利名稱(chēng)：水聲通信處理平臺(tái)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于實(shí)時(shí)水聲通信的新型處理平臺(tái)結(jié)構(gòu)。(二) 背景技術(shù)水聲通信是利用水聲信道進(jìn)行數(shù)據(jù)或控制信息的傳輸。水聲通信的歷史可以追 溯到1914年，水聲電報(bào)系統(tǒng)研制成功，可以看作是水下無(wú)線通信的雛形。真正有可 靠性保證的水聲模擬通信系統(tǒng)出現(xiàn)在二戰(zhàn)之后，系統(tǒng)采用了調(diào)制技術(shù)，用于潛艇間 的通信。1945年，美國(guó)研制出第一套運(yùn)行良好的水下電話系統(tǒng)，用于潛艇間的通信。 但是該時(shí)期的水聲通信系統(tǒng)結(jié)構(gòu)性能較低，通信技術(shù)不完善，作用距離短，遠(yuǎn)遠(yuǎn)不 能滿足實(shí)時(shí)水聲通信的要求。在近20年間，隨著其它通信領(lǐng)域的飛速發(fā)展，水聲通 信技術(shù)取得了長(zhǎng)足的進(jìn)步。各種通信技術(shù)，如擴(kuò)頻技術(shù)、相位相干檢測(cè)、自適應(yīng)均 衡技術(shù)、OFDM技術(shù)等都在水聲通信系統(tǒng)中得到了廣泛的應(yīng)用。例如美國(guó)西北大學(xué)和 冊(cè)O(shè)I海洋研究所聯(lián)合研制了一種采用絕對(duì)相位相干調(diào)制QPSK的系統(tǒng)。英國(guó) Birmingham大學(xué)提出的方法是使用長(zhǎng)發(fā)射陣，激勵(lì)單條傳播路徑，同時(shí)使用接收陣 來(lái)抵消剩余的碼間干擾。中科院聲學(xué)所研制出采用QPSK調(diào)制和DFE的樣機(jī)，樣機(jī)中 還采用空間分集和糾錯(cuò)編碼，該樣機(jī)己經(jīng)進(jìn)行了湖試。但是這些技術(shù)大多都停留在 仿真試驗(yàn)階段，而且所采用的水聲通信技術(shù)比較落后，通信系統(tǒng)功能結(jié)構(gòu)簡(jiǎn)單，對(duì) 目前實(shí)時(shí)高速水聲通信的要求來(lái)說(shuō)，遠(yuǎn)遠(yuǎn)不夠。2004年美國(guó)WH0I海洋研究所成功研 制一種用于多平臺(tái)的水聲通信和導(dǎo)航系統(tǒng)，這是一個(gè)密集的、低電壓、微型水聲通 信調(diào)制解調(diào)器和導(dǎo)航系統(tǒng)。它由模擬輸入輸出、通信和導(dǎo)航軟件系統(tǒng)、串行通信端 口、 A/D精度12Bit、浮點(diǎn)C6713處理芯片等組成，采用FH-FSK調(diào)制方式，這是目前水 聲通信系統(tǒng)中比較完整的水下調(diào)制解調(diào)器。雖然近年來(lái)水聲通信技術(shù)有了很快的進(jìn)步，但是總的針對(duì)目前水聲通信系統(tǒng)來(lái) 說(shuō)，還存在幾個(gè)明顯的不足首先目前的水聲通信技術(shù)國(guó)內(nèi)國(guó)外成型的系統(tǒng)不多， 并且所使用的水聲通信調(diào)制解調(diào)技術(shù)都比較落后，更談不上把水聲通信技術(shù)很好的 實(shí)際應(yīng)用了；其次目前出現(xiàn)的水聲通信系統(tǒng)主要完成水下簡(jiǎn)單通信任務(wù)，模數(shù)采樣 精度低，使用低速率的串口通信，不適合實(shí)時(shí)、高速水聲通信；再次針對(duì)目前新的水聲通信技術(shù)面臨的運(yùn)算量大、實(shí)時(shí)性強(qiáng)、高速度等要求，現(xiàn)在的水聲通信機(jī)系統(tǒng) 處理能力大多遠(yuǎn)遠(yuǎn)不能滿足需求。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種可以方便的用于水下通信機(jī)和水下通信網(wǎng)等水下 通信系統(tǒng)的水聲通信處理平臺(tái)。 本發(fā)明的目的是這樣實(shí)現(xiàn)的它包括現(xiàn)場(chǎng)可編程邏輯器件FPGA2，處理板前端模數(shù)轉(zhuǎn)換電路1通過(guò)--組數(shù)據(jù) 總線以并行接口方式和FPGA2的通用I/O 口相連，處理板前端D/A8數(shù)模轉(zhuǎn)換芯片 通過(guò)并行數(shù)據(jù)線和FPGA2的通用I/O 口連接，DSP3通過(guò)片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù) 總線和FPGA2相連，EMIFA接口的片選、讀寫(xiě)控制線、部分地址線都和FPGA2的通 用I/O相連，128M的兩片DDR2 13外部動(dòng)態(tài)存儲(chǔ)器(SDRAM)通過(guò)數(shù)據(jù)總線和DSP3 片上DDR2專(zhuān)用控制接口相連，網(wǎng)絡(luò)傳輸模塊4的數(shù)據(jù)總線以及地址線和DSP3的 EMIFA接口互聯(lián)，片選、讀寫(xiě)控制信號(hào)和FPGA2的通用1/0管腳相連，DSP3通過(guò)FPGA2 控制網(wǎng)絡(luò)的傳輸，串行通信電路6和DSP3的MCBSP接口互聯(lián)。本發(fā)明還可以包括1、 DSP3的外部包括調(diào)試接口 JTAGll，通過(guò)DSP3的DDR2專(zhuān)用數(shù)據(jù)總線連接 的兩片DDR2 13外部動(dòng)態(tài)存儲(chǔ)器、它和DSP3專(zhuān)用DDR2存儲(chǔ)器控制接口相連，用于 自引導(dǎo)啟動(dòng)的通過(guò)DSP3的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器10，用于與網(wǎng) 絡(luò)傳輸模塊接口的接口程序14和用于與串行通信接口的接口程序12。2、 所述處理板前端模數(shù)轉(zhuǎn)換電路l由三路A/D8通過(guò)并行數(shù)據(jù)線和鎖存器9互 聯(lián)，它們以一組總線和FPGA2的通用I/O 口相連。3、 所述的FPGA2內(nèi)部和外部包括模數(shù)采集電路的控制邏輯17，數(shù)模轉(zhuǎn)換電 路的控制邏輯18，網(wǎng)絡(luò)傳輸?shù)目刂七壿?6，以及用于引導(dǎo)FPGA2片內(nèi)程序的配置 芯片5。4、 所述網(wǎng)絡(luò)傳輸模塊主要組成包括與DSP3主處理芯片的接口程序14負(fù)責(zé)數(shù) 據(jù)讀寫(xiě)，DSP3的EMIF接口和芯片的MCU接口 19硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議核 20實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器21是TCP/IP緩存，硬件協(xié)議棧片上的 以太網(wǎng)接口 22和外部以太網(wǎng)通信端口 23完成硬件連接和本地網(wǎng)絡(luò)傳輸。本發(fā)明的工作原理處理板前端高精度低噪聲的A/D8模數(shù)轉(zhuǎn)換芯片，它通過(guò)并行方式連接到鎖存器9上，A/D8的讀信號(hào)和鎖存器9的輸出使能信號(hào)都由FPGA2控 制。三路鎖存器9共用一組數(shù)據(jù)總線和FPGA2互聯(lián)，F(xiàn)PGA2分別讀取鎖存器9輸出 總線上的數(shù)字信號(hào)存儲(chǔ)在FPGA2內(nèi)部的FIF0中。高性能的DSP3主處理芯片，它通過(guò) EMIFA接口的數(shù)據(jù)總線讀取FPGA2內(nèi)存儲(chǔ)的數(shù)據(jù)，進(jìn)行調(diào)制解調(diào)等水聲通信處理。當(dāng) DSP3完成相關(guān)數(shù)字信號(hào)處理任務(wù)后，通過(guò)FPGA2內(nèi)部數(shù)模轉(zhuǎn)換電路的控制邏輯18 以并行方式發(fā)送出去。同時(shí)，當(dāng)DSP3完成相關(guān)數(shù)字信號(hào)處理任務(wù)后，DSP3可以通 過(guò)網(wǎng)絡(luò)傳輸模塊4傳輸數(shù)據(jù)進(jìn)行本地網(wǎng)絡(luò)通信；通過(guò)爭(zhēng)行通信電路6以同歩串行方 式，負(fù)責(zé)發(fā)送或接收命令以及傳輸數(shù)據(jù)。 本處理板的優(yōu)點(diǎn)在于1、 本發(fā)明水聲通信處理板可以最大限度的發(fā)揮DSP3主處理芯片的結(jié)構(gòu)和功能 特性，它有豐富的片內(nèi)外設(shè)，其中包括Turbo碼、增強(qiáng)的巻積碼編譯碼協(xié)處理器， 主頻達(dá)到1.2GHz，處理能力高達(dá)9600/MIPS，可以進(jìn)行復(fù)雜的調(diào)制解調(diào)等水聲通信 處理。2、 此處理板上的DSP內(nèi)部帶有專(zhuān)用DDR2控制器，使用了兩片DDR213外部動(dòng)態(tài) 存儲(chǔ)器(SDRAM)，總?cè)萘?28M的此DDR2存儲(chǔ)器時(shí)鐘速度最高可達(dá)800MHz，處理速 度非常快，保證了此處理板具有強(qiáng)大的運(yùn)算能力和較大的運(yùn)算冗余。3、 此處理板硬件協(xié)議棧網(wǎng)絡(luò)傳輸功能，使用DSP3內(nèi)部時(shí)鐘和其自身內(nèi)部時(shí)鐘 匹配時(shí)序，傳輸速率達(dá)到每秒25MB，保證了高速的、大的數(shù)據(jù)量傳輸，其內(nèi)部固化 了TCP/IP協(xié)議核，從而簡(jiǎn)化了程序設(shè)計(jì)，使系統(tǒng)能以方便的與本地以太網(wǎng)進(jìn)行互連。4、 此處理板串行通信功能，DSP3通過(guò)MCBSP接口和MAX3111E芯片相連，實(shí)現(xiàn) RS232串行通信功能，它能很好的和上位機(jī)的TTL電平兼容，簡(jiǎn)化了硬件結(jié)構(gòu)。6、此處理板體積小，應(yīng)用靈活多變，可以工作在半雙工或全雙工方式。全雙 工方式電路板通過(guò)A/D8采樣數(shù)據(jù)，同時(shí)將需發(fā)送的數(shù)據(jù)通過(guò)D/A7數(shù)模轉(zhuǎn)換電路 發(fā)送出去，完成全雙工水聲通信過(guò)程；半雙工方式電路板通過(guò)A/D8采樣數(shù)據(jù)， 接收數(shù)據(jù)處理完成后，數(shù)據(jù)通過(guò)D/A7數(shù)模轉(zhuǎn)換電路發(fā)送出去，完成半雙工水聲通 信過(guò)程。本發(fā)明針對(duì)目前水聲通信機(jī)系統(tǒng)功能結(jié)構(gòu)簡(jiǎn)單、運(yùn)算速度慢、處理能力低、體 積大等不足，設(shè)計(jì)了一塊完整的用于水聲通信機(jī)和水聲通信網(wǎng)等水下通信系統(tǒng)的水 聲通信處理平臺(tái)。此水聲通信處理板采用一塊高性能DSP，包括Turbo碼、增強(qiáng)的巻積碼編譯碼協(xié)處理器，可完成復(fù)雜結(jié)構(gòu)的水聲調(diào)制解調(diào)通信技術(shù)。與以前的水聲 通信機(jī)相比，此處理板有高速的網(wǎng)絡(luò)傳輸功能，大大提高了通信能力。此處理板可 以實(shí)現(xiàn)單板全雙工通信。此處理板以其高速處理能力，體積小，應(yīng)用靈活多變等特 點(diǎn)，很適合目前高速實(shí)時(shí)水聲通信系統(tǒng)，可以在水下目標(biāo)探測(cè)和導(dǎo)航，水下語(yǔ)音通 信，超高速實(shí)時(shí)水聲通信等方面發(fā)揮作用。(四)


圖1用于實(shí)時(shí)水聲通信處理板平臺(tái)結(jié)構(gòu)的原理框圖； 圖2用于水聲通信的處理板DSP小系統(tǒng)原理框圖； 圖3用于處理板的前端模數(shù)采樣電路原理框圖； 圖4用于處理板互聯(lián)的FPGA內(nèi)部邏輯結(jié)構(gòu)框圖； 圖5用于處理板的網(wǎng)絡(luò)傳輸模塊原理框圖； 圖6用于水聲通信的處理板電路框圖。
具體實(shí)施方式
下面結(jié)合附圖舉例對(duì)本發(fā)明做更詳細(xì)地描述-結(jié)合圖l，現(xiàn)場(chǎng)可編程邏輯器件FPGA2是處理板的各個(gè)功能模塊電路的連接結(jié) 點(diǎn)，主要完成各個(gè)功能模塊邏輯控制，它有豐富的片上資源和I/0管腳，起到互聯(lián) 電路和存儲(chǔ)控制的作用。處理板前端模數(shù)轉(zhuǎn)換電路l，通過(guò)一組數(shù)據(jù)總線以并行接 口方式和FPGA2的通用I/0口相連，主要完成模擬信號(hào)的數(shù)字量化。處理板前端高精 度、低噪聲D/A8數(shù)模轉(zhuǎn)換芯片，通過(guò)并行數(shù)據(jù)線和FPGA2的通用I/0口連接，主要完 成處理板數(shù)字信號(hào)轉(zhuǎn)化成模擬信號(hào)。高性能DSP3是整個(gè)處理板的核心處理芯片，它 通過(guò)片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和FPGA2相連，EMIFA接口的片選、讀寫(xiě)控制線、 部分地址線等都和FPGA2的通用I/0相連，起到擴(kuò)展DSP3資源空間的作用。128M的兩 片DDR2 13外部動(dòng)態(tài)存儲(chǔ)器(SDRAM)通過(guò)數(shù)據(jù)總線和DSP3片上DDR2專(zhuān)用控制接口相 連，保證了處理板具有強(qiáng)大的運(yùn)算能力和大的運(yùn)算冗余。網(wǎng)絡(luò)傳輸模塊4的數(shù)據(jù)總 線以及地址線和DSP3的EMIFA接口互聯(lián)，片選、讀寫(xiě)控制信號(hào)和FPGA2的通用I/0管 腳相連，DSP3通過(guò)FPGA2控制網(wǎng)絡(luò)的傳輸，速度高達(dá)25MB，主要完成數(shù)據(jù)傳輸任務(wù) 和本地網(wǎng)絡(luò)通信。串行通信電路6和DSP3的MCBSP接口互聯(lián)，以SPI方式工作，單片 實(shí)現(xiàn)MCBSP轉(zhuǎn)RS232功能，硬件連接電路簡(jiǎn)單，主要完成串口通信。結(jié)合圖2，處理板以一塊高速的信號(hào)處理芯片DSP3為處理內(nèi)核，其外部包括調(diào)試接口 JTAGll，通過(guò)DSP3的DDR2專(zhuān)用數(shù)據(jù)總線連接的兩片DDR2 13外部動(dòng)態(tài)存 儲(chǔ)器，它和DSP3專(zhuān)用DDR2存儲(chǔ)器控制接口相連，用于自引導(dǎo)啟動(dòng)的通過(guò)DSP3的 數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器10。用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序14和用 于與串行通信接口的接口程序12。結(jié)合圖3，所述處理板前端模數(shù)轉(zhuǎn)換電路1由三路高精度A/D8通過(guò)并行數(shù)據(jù)線 和鎖存器9互聯(lián)，根據(jù)FPGA2輸出的時(shí)鐘信號(hào)，實(shí)現(xiàn)數(shù)據(jù)采集和鎖存，它們以一組 總線和FPGA2的通用I/O 口相連，F(xiàn)PGA2通過(guò)內(nèi)部邏輯控制分別讀取每路的數(shù)據(jù)， 存儲(chǔ)在FPGA2內(nèi)部的FIFO中。結(jié)合圖4，所述處理板用于板內(nèi)互聯(lián)的FPGA2內(nèi)部和外部包括模數(shù)采集電路 的控制邏輯17，數(shù)模轉(zhuǎn)換電路的控制邏輯18，網(wǎng)絡(luò)傳輸?shù)目刂七壿?6，以及用于 引導(dǎo)FPGA2片內(nèi)程序的配置芯片5。結(jié)合圖5，所述處理板網(wǎng)絡(luò)傳輸模塊主要由與DSP3主處理芯片的接口程序14 負(fù)責(zé)數(shù)據(jù)讀寫(xiě)，DSP3的EMIF接口和芯片的MCU接口 19硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議 核20實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器21是TCP/IP緩存，硬件協(xié)議棧片上 的以太網(wǎng)接口 22和外部以太網(wǎng)通信端口 23完成硬件連接和本地網(wǎng)絡(luò)傳輸。結(jié)合本發(fā)明設(shè)計(jì)并實(shí)現(xiàn)了一塊完整的用于水聲通信機(jī)和水聲通信網(wǎng)的處理板。 其中信號(hào)處理由一片高性能DSP完成，互聯(lián)電路由FPGA完成，由硬件協(xié)議棧芯片 實(shí)現(xiàn)網(wǎng)絡(luò)傳輸功能。結(jié)合圖6，圖中按照電路實(shí)現(xiàn)功能劃分了層次電路，圖中所示的為幾個(gè)大的功 能電路。各功能電路通過(guò)現(xiàn)場(chǎng)可編程邏輯器件FPGA實(shí)現(xiàn)互聯(lián)，三路模數(shù)轉(zhuǎn)換電路 和D/A數(shù)模轉(zhuǎn)換電路通過(guò)并行接口方式和FPGA相連，由FPGA控制它們的時(shí)鐘信號(hào) 以及讀寫(xiě)等控制信號(hào)。DSP通過(guò)EMIFA接口和FPGA相連，TMS320C6455處理芯片 外圍包括SDRAM， FLASH以及網(wǎng)絡(luò)接口電路和串行通信電路。網(wǎng)絡(luò)傳輸模塊通過(guò)MCU 接口和DSP的EMIFA接口相連，其控制信號(hào)和FPGA連接，DSP通過(guò)EMIFA接口程序 控制網(wǎng)絡(luò)芯片的讀寫(xiě)。串行通信電路是由DSP的MCBSP接口和MAX3111E相連，以 SPI模式工作，實(shí)現(xiàn)RS232串行通信功能。
權(quán)利要求
1、一種水聲通信處理平臺(tái)，其特征是它包括現(xiàn)場(chǎng)可編程邏輯器件FPGA(2)，處理板前端模數(shù)轉(zhuǎn)換電路(1)通過(guò)一組數(shù)據(jù)總線以并行接口方式和FPGA(2)的通用I/O口相連，處理板前端D/A(8)數(shù)模轉(zhuǎn)換芯片通過(guò)并行數(shù)據(jù)線和FPGA(2)的通用I/O口連接，DSP(3)通過(guò)片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和FPGA(2)相連，EMIFA接口的片選、讀寫(xiě)控制線、部分地址線都和FPGA(2)的通用I/O相連，128M的兩片DDR2(13)外部動(dòng)態(tài)存儲(chǔ)器通過(guò)數(shù)據(jù)總線和DSP(3)片上DDR2專(zhuān)用控制接口相連，用于自引導(dǎo)啟動(dòng)的通過(guò)DSP(3)的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器(10)，網(wǎng)絡(luò)傳輸模塊(4)的數(shù)據(jù)總線以及地址線和DSP(3)的EMIFA接口互聯(lián)，片選、讀寫(xiě)控制信號(hào)和FPGA(2)的通用I/O管腳相連，DSP(3)通過(guò)FPGA(2)控制網(wǎng)絡(luò)的傳輸，串行通信電路(6)和DSP(3)的MCBSP接口互聯(lián)。
2、 根據(jù)權(quán)利要求l所述的水聲通信處理平臺(tái)，其特征是DSP (3)的外部 包括調(diào)試接口 JTAG (11)，通過(guò)DSP (3)的DDR2專(zhuān)用數(shù)據(jù)總線連接的兩片 DDR2 (13)外部動(dòng)態(tài)存儲(chǔ)器、它和DSP (3)專(zhuān)用DDR2存儲(chǔ)器控制接口相連， 用于自引導(dǎo)啟動(dòng)的通過(guò)DSP (3)的數(shù)據(jù)總線連接的外部只讀存儲(chǔ)器(10)，用于與網(wǎng)絡(luò)傳輸模塊接口的接口程序(14)和用于與串行通信接口的 接口程序(12)。
3、 根據(jù)權(quán)利要求1或2所述的水聲通信處理平臺(tái)，其特征是所述處理板 前端模數(shù)轉(zhuǎn)換電路(1)由三路A/D (8)通過(guò)并行數(shù)據(jù)線和鎖存器(9)互聯(lián)， 它們以一組總線和FPGA (2)的通用I/O 口相連。
4、 根據(jù)權(quán)利要求1或2所述的水聲通信處理平臺(tái)，其特征是所述的FPGA (2)內(nèi)部和外部包括模數(shù)采集電路的控制邏輯(17),數(shù)模轉(zhuǎn)換電路的控制邏輯(18)，網(wǎng)絡(luò)傳輸?shù)目刂七壿?16)，以及用于引導(dǎo)FPGA (2)片內(nèi)程序的 配置芯片(5)。
5、 根據(jù)權(quán)利要求3所述的水聲通信處理平臺(tái)，其特征是所述的FPGA(2) 內(nèi)部和外部包括模數(shù)采集電路的控制邏輯(17)，數(shù)模轉(zhuǎn)換電路的控制邏輯(18)，網(wǎng)絡(luò)傳輸?shù)目刂七壿?16)，以及用于引導(dǎo)FPGA (2)片內(nèi)程序的配置芯片(5)。
6、 根據(jù)權(quán)利要求1或2所述的水聲通信處理平臺(tái)，其特征是所述網(wǎng)絡(luò)傳 輸模塊主要組成包括與DSP (3)主處理芯片的接口程序(14)負(fù)責(zé)數(shù)據(jù)讀寫(xiě)， DSP (3)的EMIF接口和芯片的MCU接口 (19)硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議 核(20)實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器(21)是TCP/IP緩存，硬件 協(xié)議棧片上的以太網(wǎng)接口 (22)和外部以太網(wǎng)通信端口 (23)完成硬件連接和 本地網(wǎng)絡(luò)傳輸。
7、 根據(jù)權(quán)利要求3所述的水聲通信處理平臺(tái)，其特征是所述網(wǎng)絡(luò)傳輸模 塊主要組成包括與DSP (3)主處理芯片的接口程序(14)負(fù)責(zé)數(shù)據(jù)讀寫(xiě)，DSP(3)的EMIF接口和芯片的MCU接口(19)硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議核(20) 實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器(21)是TCP/IP緩存，硬件協(xié)議棧片 上的以太網(wǎng)接口 (22)和外部以太網(wǎng)通信端口 (23)完成硬件連接和本地網(wǎng)絡(luò) 傳輸。
8、 根據(jù)權(quán)利要求4所述的水聲通信處理平臺(tái)，其特征是所述網(wǎng)絡(luò)傳輸模 塊主要組成包括與DSP (3)主處理芯片的接口程序(14)負(fù)責(zé)數(shù)據(jù)讀寫(xiě)，DSP(3)的EMIF接口和芯片的MCU接口 (19)硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議核(20) 實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器(21)是TCP/IP緩存，硬件協(xié)議棧片 上的以太網(wǎng)接口 (22)和外部以太網(wǎng)通信端口 (23)完成硬件連接和本地網(wǎng)絡(luò) 傳輸。
9、 根據(jù)權(quán)利要求5所述的水聲通信處理平臺(tái)，其特征是所述網(wǎng)絡(luò)傳輸模 塊主要組成包括與DSP (3)主處理芯片的接口程序(14)負(fù)責(zé)數(shù)據(jù)讀寫(xiě)，DSP(3)的EMIF接口和芯片的MCU接口 (19)硬件上互聯(lián)，通過(guò)TCP/IP協(xié)議核(20) 實(shí)現(xiàn)網(wǎng)絡(luò)傳輸協(xié)議，片內(nèi)16KByte存儲(chǔ)器(21)是TCP/IP緩存，硬件協(xié)議棧片 上的以太網(wǎng)接口 (22)和外部以太網(wǎng)通信端口 (23)完成硬件連接和本地網(wǎng)絡(luò) 傳輸。
全文摘要
本發(fā)明提供的是一種水聲通信處理平臺(tái)。它包括FPGA，處理板前端模數(shù)轉(zhuǎn)換電路和FPGA的通用I/O口相連，處理板前端D/A數(shù)模轉(zhuǎn)換芯片和FPGA的通用I/O口連接，DSP通過(guò)片內(nèi)外設(shè)EMIFA接口的數(shù)據(jù)總線和FPGA相連，EMIFA接口的片選、讀寫(xiě)控制線、部分地址線都和FPGA的通用I/O相連，128M的兩片DDR2外部動(dòng)態(tài)存儲(chǔ)器通過(guò)數(shù)據(jù)總線和DSP片上DDR2專(zhuān)用控制接口相連，網(wǎng)絡(luò)傳輸模塊的數(shù)據(jù)總線以及地址線和DSP的EMIFA接口互聯(lián)，片選、讀寫(xiě)控制信號(hào)和FPGA的通用I/O管腳相連，DSP通過(guò)FPGA控制網(wǎng)絡(luò)的傳輸，串行通信電路和DSP的MCBSP接口互聯(lián)。本發(fā)明大大提高了通信能力，體積小，應(yīng)用靈活多變，可以在水下目標(biāo)探測(cè)和導(dǎo)航，水下語(yǔ)音通信，超高速實(shí)時(shí)水聲通信等方面發(fā)揮作用。
文檔編號(hào)H04B13/00GK101404545SQ200810137409
公開(kāi)日2009年4月8日 申請(qǐng)日期2008年10月29日 優(yōu)先權(quán)日2008年10月29日
發(fā)明者鋼 喬, 峰 周, 孫宗鑫, 徐小卡, 蔣超華, 馬雪飛 申請(qǐng)人:哈爾濱工程大學(xué)