專(zhuān)利名稱：：無(wú)線裝置以及無(wú)線通信方法
技術(shù)領(lǐng)域：
：本發(fā)明關(guān)于無(wú)線裝置以及無(wú)線通信方法，尤其關(guān)于一種上行鏈路處理，且特別是關(guān)于一種時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)上行f連路處理。
背景技術(shù)：
：時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,以下簡(jiǎn)稱為T(mén)D-SCDMA)是新發(fā)展出的第三代無(wú)線標(biāo)準(zhǔn)。TD-SCDMA也是第三代合作伙伴項(xiàng)目(3rdGenerationPartnershipProject,以下簡(jiǎn)稱為3GPP)無(wú)線標(biāo)準(zhǔn)的一部分。3GPP是由多個(gè)電信協(xié)會(huì)所組成的全球性的合作計(jì)劃活動(dòng)，這些電信協(xié)會(huì)的任務(wù)是協(xié)助適用于全球的第三代(3rdGeneration,以下簡(jiǎn)稱為3G)電信系統(tǒng)規(guī)格的建立及實(shí)施，這使得TD-SCDMA成為一種用于3G應(yīng)用的重要的標(biāo)準(zhǔn)。TD-SCDMA以擴(kuò)頻技術(shù)為基礎(chǔ)，并且結(jié)合了時(shí)分多址存取(TimeDivisionMultipleAccess,以下簡(jiǎn)稱為T(mén)DMA)與碼分多址存取(CodeDivisionMultipleAccess,以下簡(jiǎn)稱為CDMA)二者的概念。TD-SCDMA與其它3G標(biāo)準(zhǔn)，例如寬帶碼分多址存取(WidebandCodeDivisionMultipleAccess,以下簡(jiǎn)稱為W-CDMA)的差異在于TD-SCDMA使用時(shí)分雙工(TimeDivisionDuplex,以下簡(jiǎn)稱為T(mén)DD)來(lái)代替頻分雙工(FrequencyDivisionDuplex,以下簡(jiǎn)稱為FDD)。在其它事項(xiàng)中，TDD將向外信號(hào)與返回信號(hào)分隔，以在半雙工通信鏈上盡力達(dá)到全雙工通信的效果。在上行鏈路數(shù)據(jù)速度與下行鏈路數(shù)據(jù)速度不對(duì)稱的情況下，相比于FDD，TDD具有有力的優(yōu)勢(shì)。上行鏈路意指由移動(dòng)裝9置到基站方向的數(shù)據(jù)通信，而下行鏈路意指由基站到移動(dòng)裝置方向上的數(shù)據(jù)通信。在一些通信中，上行鏈路與下行鏈路部分在速度及頻寬要求上有相當(dāng)大的差異。例如，當(dāng)移動(dòng)電話從網(wǎng)絡(luò)下載信息時(shí)，下行鏈路處理比上行鏈路處理需要明顯較多的信道頻寬。同樣地，當(dāng)移動(dòng)裝置將信息上傳到網(wǎng)絡(luò)時(shí)，上行鏈路處理需要明顯較多的信道頻寬。相比于FDD架構(gòu)的能力，系統(tǒng)可通過(guò)動(dòng)態(tài)地調(diào)整下行鏈路與上行鏈路處理所使用的時(shí)隙數(shù)量，以在下行鏈路與上行鏈路具有相異數(shù)據(jù)速率需求時(shí)，更容易地調(diào)節(jié)不對(duì)稱的流量。例如，當(dāng)上行鏈路數(shù)據(jù)量增加時(shí)，則可動(dòng)態(tài)地分配給上行鏈路處理更多的頻寬。如上所述，TD-SCDMA使用TDMA與CDMA概念。TD-SCDMA標(biāo)準(zhǔn)的同步方面是指通過(guò)連續(xù)時(shí)序調(diào)整，使得上行鏈路信號(hào)在基站接收器上得到同步。
發(fā)明內(nèi)容為利用TD-SCDMA標(biāo)準(zhǔn)來(lái)進(jìn)行上行鏈路處理，本發(fā)明提出多種方法與裝置。在本發(fā)明的一實(shí)施方式中，提供一種無(wú)線裝置。其中，雙端口幀存儲(chǔ)器具有第一存取端口以及第二存取端口，其中，數(shù)據(jù)可通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器，同時(shí)，數(shù)據(jù)可通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出。比特速率處理器用以在輸入數(shù)據(jù)上執(zhí)行比特速率處理，且將比特速率處理所獲得的數(shù)據(jù)通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器。芯片速率處理器用以通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理。數(shù)據(jù)處理器用以執(zhí)行軟件應(yīng)用，此軟件應(yīng)用通過(guò)第一存取端口寫(xiě)入數(shù)據(jù)至雙端口幀存儲(chǔ)器，且通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。實(shí)施方式可更包括一或多個(gè)以下特征。比特速率處理器在輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射中至少一者。芯片速率處理器對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。第一復(fù)用器用以多路傳輸來(lái)自比特速率處理器及軟件應(yīng)用的寫(xiě)入請(qǐng)求，且第二復(fù)用器用以多路傳輸來(lái)自芯片速率處理器及軟件應(yīng)用的讀出請(qǐng)求。比特速率處理器與芯片速率處理器具有比軟件應(yīng)用更高的優(yōu)先權(quán)，使得第一復(fù)用器只有當(dāng)比特速率處理器不對(duì)雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入時(shí)才允許軟件應(yīng)用對(duì)雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入，且只有當(dāng)芯片速率處理器不從雙端口幀存儲(chǔ)器進(jìn)行讀出時(shí)才允許軟件應(yīng)用從雙端口幀存儲(chǔ)器進(jìn)行讀出。軟件應(yīng)用具有關(guān)于比特速率處理器的操作的信息，且在比特速率處理器不對(duì)雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入的多個(gè)時(shí)間期間內(nèi)配置為來(lái)對(duì)所述雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入。軟件應(yīng)用具有關(guān)于芯片速率處理器的操作的信息，且在芯片速率處理器不從雙端口幀存儲(chǔ)器進(jìn)行讀出的多個(gè)時(shí)間期間內(nèi)配置為來(lái)從雙端口幀存儲(chǔ)器進(jìn)行讀出。比特速率處理器與芯片速率處理器根據(jù)碼分多址存取標(biāo)準(zhǔn)、寬帶碼分多址存取標(biāo)準(zhǔn)以及時(shí)分同步的碼分多址存取標(biāo)準(zhǔn)中至少一者來(lái)處理數(shù)據(jù)。雙端口幀存儲(chǔ)器包括第一緩沖器，用以儲(chǔ)存第一幀的數(shù)據(jù)，且包括第二緩沖器，用以儲(chǔ)存第二幀的數(shù)據(jù)。在一些時(shí)間期間中，比特速率處理器對(duì)第一緩沖器進(jìn)行寫(xiě)入且芯片速率處理器從第二緩沖器進(jìn)行讀出，而在其它時(shí)間期間，比特速率處理器對(duì)第二緩沖器進(jìn)行寫(xiě)入且芯片速率處理器從第一緩沖器進(jìn)行讀出。第一緩沖器包括第一部分，用來(lái)儲(chǔ)存與第一子幀相關(guān)的數(shù)據(jù)，且包括第二部分，用來(lái)儲(chǔ)存與第二子幀相關(guān)的數(shù)據(jù)，第一部分包括5個(gè)段，且每一段儲(chǔ)存與第一子幀的5個(gè)有效時(shí)隙之一者相關(guān)的數(shù)據(jù)，而第二部分包括5個(gè)段，且每一段儲(chǔ)存與第二子幀的5個(gè)有效時(shí)隙之一者相關(guān)的數(shù)據(jù)。雙端口幀存儲(chǔ)器劃分成多個(gè)段，每一段與一時(shí)隙相關(guān)，且當(dāng)擴(kuò)頻因子大于l時(shí)，每一段儲(chǔ)存與至少兩個(gè)物理信道相關(guān)的數(shù)據(jù)。擴(kuò)頻因子等于1或在一時(shí)隙內(nèi)僅有一個(gè)物理信道時(shí)，每一段儲(chǔ)存與單一物理信道相關(guān)的數(shù)據(jù)。軟件應(yīng)用也在輸入數(shù)據(jù)上執(zhí)行比特速率處理，且通過(guò)第一存取端口將比特速率處理所獲得的數(shù)據(jù)寫(xiě)入至雙端口幀存儲(chǔ)器。比特速率處理器執(zhí)行對(duì)應(yīng)第一信道的比特速率處理，且軟件應(yīng)用執(zhí)行對(duì)應(yīng)第二信道的比特速率處理。第一與第二信道包括傳輸信道以及控制信道。當(dāng)?shù)谝恍诺兰暗诙诺琅c一時(shí)隙相關(guān)時(shí)，比特速率處理器與數(shù)據(jù)處理器操作在三個(gè)模式下，在第一個(gè)模式中，軟件應(yīng)用執(zhí)行對(duì)應(yīng)第一與第二信道的比特速率處理；在第二個(gè)模式中，比特速率處理器執(zhí)行對(duì)應(yīng)第一與第二信道的比特速率處理；以及在第三個(gè)模式中，比特速率處理器執(zhí)行對(duì)應(yīng)第一信道的比特速率處理，且軟件應(yīng)用執(zhí)行對(duì)應(yīng)第二信道的比特速率處理。比特速率處理器使用固定算法來(lái)執(zhí)行比特速率處理，且軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行比特速率處理。軟件應(yīng)用也對(duì)通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)進(jìn)行芯片速率處理。芯片速率處理器執(zhí)行對(duì)應(yīng)第一時(shí)隙的芯片速率處理，且軟件應(yīng)用執(zhí)行對(duì)應(yīng)第二時(shí)隙的芯片速率處理。芯片速率處理器使用固定算法來(lái)執(zhí)行芯片速率處理，且軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行芯片速率處理。一般地，在本發(fā)明的另一實(shí)施方式中，提供一種無(wú)線通信方法。其中，使用比特速率處理器執(zhí)行比特速率處理且通過(guò)雙端口幀存儲(chǔ)器的第一存取端口將比特速率處理所獲得的數(shù)據(jù)寫(xiě)入雙端口幀存儲(chǔ)器，其中，雙端口幀存儲(chǔ)器允許通過(guò)第一存取端口將數(shù)據(jù)寫(xiě)入至雙端口幀存儲(chǔ)器，同時(shí)通過(guò)雙端口幀存儲(chǔ)器的第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且使用芯片速率處理器對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理。在數(shù)據(jù)處理器上執(zhí)行一軟件應(yīng)用，其中，此軟件應(yīng)用通過(guò)第一存取端口寫(xiě)入數(shù)據(jù)至雙端口幀存儲(chǔ)器，且通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。實(shí)施方式可更包括一或多個(gè)以下特征。執(zhí)行比特速率處理的步驟包括在輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射其中至少一者。12執(zhí)行芯片速率處理的步驟包括對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。多路傳輸來(lái)自比特速率處理器及軟件應(yīng)用的寫(xiě)入請(qǐng)求，且多路傳輸來(lái)自芯片速率處理器及軟件應(yīng)用的讀出請(qǐng)求。給予比特速率處理器比軟件應(yīng)用更高的優(yōu)先權(quán)，且當(dāng)比特速率處理器正對(duì)雙端口幀存儲(chǔ)器寫(xiě)入時(shí)阻止軟件應(yīng)用對(duì)雙端口幀存儲(chǔ)器寫(xiě)入。給予芯片速率處理器比軟件應(yīng)用更高的優(yōu)先權(quán)，且當(dāng)芯片速率處理器正從雙端口幀存儲(chǔ)器讀出時(shí)阻止軟件應(yīng)用從雙端口幀存儲(chǔ)器讀出。使用軟件應(yīng)用來(lái)控制比特速率處理器的操作，且當(dāng)比特速率處理器不對(duì)雙端口幀存儲(chǔ)器寫(xiě)入時(shí)，使用軟件應(yīng)用來(lái)對(duì)雙端口幀存儲(chǔ)器寫(xiě)入。使用軟件應(yīng)來(lái)控制芯片速率處理器的操作，且當(dāng)芯片速率處理器不從雙端口幀存儲(chǔ)器讀出時(shí)，使用軟件應(yīng)用來(lái)從雙端口幀存儲(chǔ)器讀出。執(zhí)行比特速率處理與芯片速率處理的步驟包括根據(jù)碼分多址存取(CodeDivisionMultipleAccess,CDMA)標(biāo)準(zhǔn)、寬帶碼分多址存取(WidebandCodeDivisionMultipleAccess,W-CDMA)標(biāo)準(zhǔn)以及時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)標(biāo)準(zhǔn)中至少一者來(lái)處理數(shù)據(jù)。將第一幀的數(shù)據(jù)寫(xiě)入至雙端口幀存儲(chǔ)器的第一段，且將第二幀的數(shù)據(jù)寫(xiě)入至雙端口幀存儲(chǔ)器的第二段。在第一時(shí)間期間，使用比特速率處理器來(lái)將數(shù)據(jù)寫(xiě)入第一段且使用芯片速率處理器從第二段讀出數(shù)據(jù)，在第二時(shí)間期間，使用比特速率處理器來(lái)將數(shù)據(jù)寫(xiě)入第二段且使用芯片速率處理器從第一段讀出數(shù)據(jù)。使用軟件應(yīng)用來(lái)對(duì)輸入數(shù)據(jù)進(jìn)行比特速率處理，且將比特速率處理所獲得的數(shù)據(jù)通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器。當(dāng)一時(shí)隙中有兩個(gè)物理信道時(shí)，比特速率處理器執(zhí)行對(duì)應(yīng)兩個(gè)物理信道的比特速率處理。一些實(shí)施方式中，軟件執(zhí)行對(duì)應(yīng)兩個(gè)物理信道的比特速率處理，并且另一些實(shí)施方式中，比特速率處理器對(duì)與第一信道相關(guān)的數(shù)據(jù)執(zhí)行比特速率處理，并且軟件應(yīng)用對(duì)與第二信道相關(guān)的數(shù)據(jù)執(zhí)行比特速率處理。比特速率處理器使用固定算法來(lái)執(zhí)行比特速率處理，且軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行比特速率處理。軟件應(yīng)用通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)進(jìn)行芯片速率處理。芯片速率處理器來(lái)對(duì)與第一時(shí)隙相關(guān)的數(shù)據(jù)進(jìn)行芯片速率處理，且軟件應(yīng)用來(lái)對(duì)與第二時(shí)隙相關(guān)的數(shù)據(jù)進(jìn)行芯片速率處理。芯片速率處理器使用固定算法來(lái)執(zhí)行芯片速率處理，且軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行芯片速率處理。在本發(fā)明的另一實(shí)施方式中，提供一種無(wú)線裝置包括雙端口幀存儲(chǔ)器、比特速率處理器、芯片速率處理器、傳送器以及通用數(shù)字信號(hào)處理器。雙端口幀存儲(chǔ)器具有第一存取端口以及第二存取端口，其中，數(shù)據(jù)可通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器，同時(shí)，數(shù)據(jù)可通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出。比特速率處理器在輸入數(shù)據(jù)上執(zhí)行比特速率處理，且將比特速率處理所獲得的數(shù)據(jù)通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器，其中，比特速率處理包括在輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射中至少一者。芯片速率處理器通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理，其中，芯片速率處理包括對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。傳送器無(wú)線的傳送信號(hào)，且信號(hào)是從芯片速率處理所獲得的數(shù)據(jù)取得。通用數(shù)字信號(hào)處理器用以執(zhí)行軟件應(yīng)用，以控制比特速率處理器與芯片速率處理器的操作，軟件應(yīng)用通過(guò)第一存取端口寫(xiě)入數(shù)據(jù)至雙端口幀存儲(chǔ)器，且通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。在本發(fā)明的另一實(shí)施方式中。提供一種無(wú)線裝置，包括雙端口幀存儲(chǔ)器、第一處理器、第二處理器與數(shù)據(jù)處理器。雙端口幀存儲(chǔ)器具有第一存取端口以及第二存取端口，其中，數(shù)據(jù)可通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器，同時(shí)，數(shù)據(jù)可通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出。第一處理器執(zhí)行比特速率處理且將比特速率處理所獲得的數(shù)據(jù)通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器。第二處理器通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)且對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理的裝置。數(shù)據(jù)處理器用以執(zhí)行軟件應(yīng)用，此軟件應(yīng)用通過(guò)第一存取端口寫(xiě)入數(shù)據(jù)至雙端口幀存儲(chǔ)器，且通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。本發(fā)明的方面、系統(tǒng)及方法的優(yōu)點(diǎn)包括下列之一或多者。通過(guò)加入填充比特可執(zhí)行無(wú)線幀均衡，以達(dá)到速率匹配而不需知道傳輸時(shí)間間隔(TransmissionTime.Interval,以下簡(jiǎn)稱為T(mén)TI)值以及消除根據(jù)TTI值來(lái)計(jì)算填充比特?cái)?shù)量的邏輯操作的需求。硬件設(shè)計(jì)及認(rèn)證可簡(jiǎn)單化。比特速率處理器、芯片速率處理器以及DSP軟件可共享幀存儲(chǔ)器，而不需使用仲裁器來(lái)仲裁對(duì)幀存儲(chǔ)器的存取，減少了芯片設(shè)計(jì)的復(fù)雜度。在相異時(shí)隙期間，芯片速率處理器的配置以及傳輸數(shù)據(jù)的芯片速率處理所使用的算法，可通過(guò)使用時(shí)隙配置文件以及觸發(fā)器先進(jìn)先出(FirstInFirstOut，以下簡(jiǎn)稱為FIFO)來(lái)簡(jiǎn)單地調(diào)整。圖1為可用來(lái)實(shí)施多種無(wú)線標(biāo)準(zhǔn)的范例芯片架構(gòu)的示意圖。圖2為范例TD-SCDMA數(shù)據(jù)架構(gòu)的代表示意圖。圖3為T(mén)D-SCDMA上行鏈路傳輸路徑的范例高階架構(gòu)的示意圖。圖4為部分上行鏈路BRP后端處理的實(shí)施示意圖。圖5A-5D為部分TTI存儲(chǔ)器的示意圖。圖6為T(mén)TI存儲(chǔ)器架構(gòu)的范例示意圖。圖7表示具有物理信道范例表的列表。圖8為相關(guān)技術(shù)用來(lái)解決可能發(fā)生總線沖突的存儲(chǔ)器存取的方式示意圖。圖9為范例存儲(chǔ)器接口的示意圖。圖IO為用來(lái)執(zhí)行硬件優(yōu)先權(quán)策略的電路的示意圖。圖11A及11B為T(mén)D-SCDMA幀架構(gòu)的示意圖。圖12A及12B為在一時(shí)隙中多個(gè)物理信道比特的組織示意圖。15圖13為上行鏈路CRP核心以及許多配置組件來(lái)促進(jìn)靈活接口，以允許DSP軟件以靈活且高效率的方法來(lái)控制上行鏈路CRP核心的示意圖。圖14為范例無(wú)線網(wǎng)絡(luò)的示意圖。具體實(shí)施例方式此說(shuō)明書(shū)敘述多種不同的方法及裝置，以用于實(shí)施TD-SCDMA的上行鏈路處理，并且此說(shuō)明書(shū)包括多種設(shè)計(jì)特征，可幫助TD-SCDMA標(biāo)準(zhǔn)有效、靈活以及有經(jīng)濟(jì)效益的實(shí)施。例如，如之后將更詳細(xì)的說(shuō)明，可以一種方式來(lái)實(shí)施傳輸時(shí)間間隔(TransmissionTime.Interval,以下簡(jiǎn)稱為T(mén)TI)存儲(chǔ)器，來(lái)便于簡(jiǎn)單的比特填充(paddingofbits)，以達(dá)到速率匹配目的?？梢阅撤N方式來(lái)實(shí)施介于比特速率處理與芯片速率處理之間的接口，來(lái)使能比特速率處理器、芯片速率處理器以及軟件應(yīng)用，以共享幀存儲(chǔ)器而不需使用仲裁器來(lái)對(duì)存取幀存儲(chǔ)器進(jìn)行仲裁處理。時(shí)隙配置文件以及觸發(fā)器先進(jìn)先出存儲(chǔ)器(triggerfirst-in-first-outmemory)可用來(lái)彈性決定如何配置芯片速率處理器與對(duì)應(yīng)算法，以用于對(duì)應(yīng)不同時(shí)隙的傳送數(shù)據(jù)的芯片速率處理。架構(gòu)概述圖1為可用來(lái)實(shí)施多種無(wú)線標(biāo)準(zhǔn)(包括TD-SCDMA)的范例芯片架構(gòu)的示意圖。數(shù)字基帶(digitalbaseband,DBB)處理器120負(fù)責(zé)多個(gè)電信任務(wù)，包括在無(wú)線通信期間傳送信息至基站或從基站接收信息。數(shù)字基帶處理器120包括數(shù)字信號(hào)處理器(DigitalSignalProcessor,以下簡(jiǎn)稱為DSP)核心122，其可執(zhí)行軟件編碼以實(shí)施不同的操作。DSP核心122可存取高速緩沖存儲(chǔ)器124、DSP直接存儲(chǔ)器存取控制器125、靜態(tài)隨機(jī)存取存儲(chǔ)器(StaticRandomAccessMemory，以下簡(jiǎn)稱為SRAM)126、系統(tǒng)隨機(jī)存取存儲(chǔ)器(systemRandom-AccessMemory,以下簡(jiǎn)稱為系統(tǒng)RAM)128以及總線接口單元。如圖1所示，本發(fā)明一實(shí)施方式中，數(shù)字基帶處理器120更包括外部協(xié)處理器接口端口(ExternalCo-processorinterfacePort,以下簡(jiǎn)禾爾為ECP)。加速器100可包括一或多個(gè)協(xié)處理器(coprocessor)。實(shí)施協(xié)處理器是用來(lái)協(xié)助數(shù)字基帶處理器120執(zhí)行其電信任務(wù)。例如，加速器100可包括上行鏈路(Uplink,UL)協(xié)處理器110，其根據(jù)TD-SCDMA標(biāo)準(zhǔn)來(lái)執(zhí)行上行鏈路處理。加速器100可包括其它協(xié)處理器，用來(lái)執(zhí)行其它任務(wù)(例如根據(jù)TD-SCDMA標(biāo)準(zhǔn)來(lái)執(zhí)行下行鏈路處理)。如圖1所示，本實(shí)施方式中，加速器100更包括聯(lián)合檢測(cè)(JointDetection,以下簡(jiǎn)稱為JD)協(xié)處理器以及下行鏈路比特速率處理(BitRateProcessing,以下簡(jiǎn)稱為BRP)協(xié)處理器。DSP核心122作為上行鏈路協(xié)處理器110的主站(master)操作，將從基站接收的數(shù)據(jù)提供給上行鏈路協(xié)處理器(下行鏈路)，且將從上行鏈路協(xié)處理器接收的數(shù)據(jù)傳送給基站(上行鏈路)。在DSP核心122上執(zhí)行的軟件負(fù)責(zé)對(duì)上行鏈路協(xié)處理器110的控制及配置。軟件應(yīng)用提供輸入數(shù)據(jù)及配置參數(shù)，且加速器100以芯片速率來(lái)產(chǎn)生復(fù)合數(shù)據(jù)(complexdata)序列。接下來(lái)是TD-SCDMA發(fā)信號(hào)格式的概要敘述。TD-SCDMA使用時(shí)域雙工結(jié)合多種存取技術(shù)，以支持對(duì)稱與非對(duì)稱流量。對(duì)于上行鏈路或下行鏈路流量的時(shí)隙的可變分配使TD-SCDMA得以滿足非對(duì)稱流量需求且支持不同的使用者。在TD-SCDMA系統(tǒng)中，多種存取技術(shù)利用獨(dú)特編碼及時(shí)間標(biāo)記(timesignatures)二者來(lái)分離出在一預(yù)定單元中的使用者。TD-SCDMA標(biāo)準(zhǔn)定義了3層幀架構(gòu)無(wú)線幀、子幀以及時(shí)隙。無(wú)線幀為10毫秒(millisecond,ms)。子幀為5ms，并且分為7個(gè)時(shí)隙。一個(gè)時(shí)隙具有4個(gè)部分中間碼(Midamble)、在中間碼兩側(cè)的兩個(gè)數(shù)據(jù)域(datafield)以及保護(hù)區(qū)。接收器使用中間碼來(lái)執(zhí)行信道估計(jì)。圖2為范例TD-SCDMA數(shù)據(jù)架構(gòu)的代表示意圖。數(shù)據(jù)以一序列的無(wú)線幀(幀i、幀i+l……等)來(lái)傳送，每一幀具有10ms的持續(xù)時(shí)間。每一無(wú)線幀劃分成兩個(gè)子幀(子幀1及子幀2)，且每一子幀具有5ms的持續(xù)時(shí)間。每一子幀由7個(gè)時(shí)隙TS0、TS1、TS2、TS3、TS4、TS5、TS6所組成，且每一時(shí)隙具有0.675ms的持續(xù)時(shí)間。每一時(shí)隙包括4個(gè)部分具有144個(gè)碼片持續(xù)時(shí)間的中間碼152、在中間碼152之前及之后具有352個(gè)碼片持續(xù)期間的兩個(gè)數(shù)據(jù)域154及156以及接下來(lái)具有16個(gè)碼片持續(xù)時(shí)間的保護(hù)區(qū)158。中間碼152載有已知數(shù)據(jù)且由接收器所使用，以執(zhí)行信道估計(jì)。根據(jù)每一方向上的流量，每一子幀(例如子幀1或子幀2)中的7個(gè)時(shí)隙(TSO、TS1等)可區(qū)分于上行鏈路與下行鏈路流量之間。在一些應(yīng)用中，上行鏈路協(xié)處理器110可支持TD-SCDMA第4版384kbps使用者設(shè)備(UserEquipment)等級(jí)的需求及性能。上行鏈路協(xié)處理器110可支持890kbps的最高數(shù)據(jù)速率且在每一子幀最多可支持5個(gè)時(shí)隙。此時(shí)每一時(shí)隙最多可具有2個(gè)物理信道，且每一物理信道的擴(kuò)頻因子(spreadingfactor)可以是16、8、4、2、或l。上行鏈路協(xié)處理器110也可支持高速共享信息信道(以下簡(jiǎn)稱為HS-SICH)的芯片速率處理(ChipRateProcessing,以下簡(jiǎn)稱為CRP)，HS-SICH是高速共享信息信道，用來(lái)發(fā)送高速數(shù)據(jù)的反饋信息。除了隨機(jī)存取信道(RandomAccessChannel,RACH)及HS-SICH之外的TD-SCDMA規(guī)格的物理信道具有大于或等于10ms的TTI持續(xù)期間。隨機(jī)存取信道的TTI持續(xù)期間可以是5ms、10ms、或20ms。上行鏈路協(xié)處理器110支持用于RACH及HS-SICH二者的CRP。用于HS-SICH的BRP可通過(guò)軟件來(lái)實(shí)施。上行鏈路協(xié)處理器110支持用于編碼復(fù)合傳輸信道(CodedCompositeTransportChannel,以下簡(jiǎn)稱為CCTrCH)的BRP旁路模式。這就允許軟件應(yīng)用旁路硬件BRP且直接將數(shù)據(jù)傳送至CRP的輸入。用于RACH及HS-SICH的CRP可由硬件來(lái)支持。圖3為T(mén)D-SCDMA上行鏈路傳輸路徑160的范例高階架構(gòu)的示意圖。如圖3所示，上行鏈路傳輸路徑160的輸入包括來(lái)自DSP的BRP/CRP配置參數(shù)、旁路模式中來(lái)自DSP的CRP數(shù)據(jù)以及來(lái)自DSP的BRP數(shù)據(jù)。上行鏈路傳輸路徑160劃分成3個(gè)主要運(yùn)算組件，也可視為3個(gè)階段，即階段l、階段2與階段3。上行鏈路BRP前端處理(傳輸信道處理)162:包括循環(huán)冗余檢査(CyclicRedundancyCheck,以下簡(jiǎn)稱為CRC)附屬裝置及信道編碼。上行鏈路BRP前端處理162的輸出儲(chǔ)存在TTI存儲(chǔ)器168中。上行鏈路BRP后端處理164:包括剩余BRP區(qū)塊，例如傳輸信道(TransportChannel,以下簡(jiǎn)稱為T(mén)rCH)交錯(cuò)、速率匹配、比特?cái)_亂(Bit-scrambling)、第二交錯(cuò)器(Interleaver)以及物理信道映射。上行鏈路BRP后端處理164的輸出儲(chǔ)存在傳輸幀存儲(chǔ)器170。BRP后端的處理以幀速率來(lái)安排。上行鏈路BRP前端處理162及上行鏈路BRP后端處理164共同被稱為上行鏈路BRP172。上行鏈路CRP166:包括調(diào)變、擴(kuò)頻、擾亂以及物理信道功率權(quán)重及突發(fā)格式化(burstformatting)。上行鏈路CRP166的輸入由BRP后端處理器164儲(chǔ)存在傳輸幀存儲(chǔ)器170，或者當(dāng)處于BRP旁路模式時(shí)由DSP軟件直接寫(xiě)入至傳輸幀存儲(chǔ)器170。此CRP處理的輸出，在傳送至輸入/輸出端口之前，先傳送至加速器100(如圖1所示)的內(nèi)部存儲(chǔ)器或先進(jìn)先出緩沖器。如圖3所示，上行鏈路傳輸路徑160更包括TrCH比特存儲(chǔ)器與上行鏈路存儲(chǔ)器，且處理后的數(shù)據(jù)輸出至DBB內(nèi)部存儲(chǔ)器。在此敘述中需注意，根據(jù)上下文，在圖標(biāo)中的功能方塊可表示一個(gè)處理步驟或?qū)嵤┐颂幚聿襟E的硬件模塊。例如，圖3的方塊162可表示上行鏈路BRP前端處理162或者用來(lái)執(zhí)行上行鏈路BRP前端處理的上行鏈路BRP前端處理器162(硬件)。方塊172可表示上行鏈路BRP172或者用來(lái)執(zhí)行比特速率處理的上行鏈路比特速率處理器172(上行鏈路BRP硬件)。同樣地，方塊166可表示上行鏈路CRP166或者用來(lái)執(zhí)行上行鏈路CRP的上行鏈路芯片速率處理器166(上行鏈路CRP硬件)。在一些應(yīng)用中，通過(guò)寫(xiě)入至BRP觸發(fā)寄存器而使能上行鏈路BRP172。DSP軟件可保證，在寫(xiě)入至BRP觸發(fā)寄存器之前，BRP輸入數(shù)據(jù)及參數(shù)已到達(dá)硬件。通過(guò)寫(xiě)入至槽觸發(fā)寄存器(slottriggerregister)而使能上行鏈路CRP166。軟件可保證在寫(xiě)入至槽觸發(fā)寄存器之前，上行鏈路BRP172已完成(在旁路模式的情況下，所有數(shù)據(jù)己到達(dá)傳輸幀存儲(chǔ)器170)且槽配置參數(shù)已到達(dá)硬件。高效率無(wú)線幀均衡實(shí)施下文敘述一種用于TD-SCDMA系統(tǒng)的高效率無(wú)線幀均衡實(shí)施。在BRP前端處理162(例如信道編碼)與上行鏈路BRP后端處理164(例如交錯(cuò)處理)之間，包括無(wú)線幀均衡(RadioFrameEqualization,以下簡(jiǎn)稱為RFE)處理。RFE處理包括填充傳輸信道的輸入比特序列，以確保輸出可分割成已選擇數(shù)量(Fi)的數(shù)據(jù)段，且各數(shù)據(jù)段具有相同尺寸。此填充處理可依照對(duì)應(yīng)TD-SCDMA的3GPP規(guī)格來(lái)執(zhí)行。在一些應(yīng)用中，上行鏈路BRP前端處理162可包括用于信道編碼且包括信道編碼的數(shù)據(jù)的初始處理，而上行鏈路BRP后端處理164可包括數(shù)據(jù)交錯(cuò)以及數(shù)據(jù)的接續(xù)處理。上行鏈路BRP前端處理162根據(jù)與TTI相等的幀速率來(lái)處理數(shù)據(jù)，而上行鏈路BRP后端處理164則根據(jù)10ms的幀速率來(lái)處理數(shù)據(jù)。無(wú)線幀均衡處理用于匹配上行鏈路BRP前端處理162與上行鏈路BRP后端處理164的幀速率。例如，信道編碼器174(信道編碼器174為上行鏈路BRP前端處理器162的一部分且顯示在圖4中)根據(jù)TTI，將數(shù)據(jù)傳送至TTI存儲(chǔ)器168。當(dāng)TTI等于10ms時(shí)，信道編碼器174每隔10ms，將一傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168。當(dāng)TTI等于20ms，信道編碼器174每隔20ms，將一傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168，以此類(lèi)推。當(dāng)有多個(gè)有效的傳輸信道時(shí)，對(duì)應(yīng)與一傳輸信道相關(guān)聯(lián)的每一傳輸時(shí)間間隔，信道編碼器174將此傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168。在此敘述中，術(shù)語(yǔ)"傳輸信道編碼區(qū)塊"表示每隔預(yù)設(shè)時(shí)間期間(在此例子中為10ms)，由信道編碼器174所輸出且寫(xiě)入至TTI存儲(chǔ)器168的數(shù)據(jù)區(qū)塊。"傳輸信道編碼區(qū)塊"與"傳輸區(qū)塊"不同，術(shù)語(yǔ)"傳輸區(qū)塊"表示在由7層開(kāi)放式通信系統(tǒng)互聯(lián)參考模型(OpenSystem20InterconnectionReferenceModel)所規(guī)范的媒體存取控制(MediaAccessControl,MAC)次層與物理層(層l)之間用于數(shù)據(jù)傳輸?shù)幕締卧?。例如，假設(shè)有兩個(gè)有效的傳輸信道傳輸信道1與傳輸信道2，且假設(shè)傳輸信道1使用的TTI為40ms，而傳輸信道2使用的TTI為20ms。最初，在時(shí)間T=0時(shí)，信道編碼器174將對(duì)應(yīng)傳輸信道1的第一傳輸信道編碼區(qū)塊以及對(duì)應(yīng)傳輸信道2的第一傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168。在時(shí)間T=20ms時(shí)，信道編碼器174將對(duì)應(yīng)傳輸信道2的第二傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168。在時(shí)間T=40ms時(shí)，信道編碼器174將對(duì)應(yīng)傳輸信道1的第二傳輸信道編碼區(qū)塊以及對(duì)應(yīng)傳輸信道2的第三傳輸信道編碼區(qū)塊傳送至TTI存儲(chǔ)器168，以此類(lèi)推。在數(shù)據(jù)儲(chǔ)存于TTI存儲(chǔ)器168后，數(shù)據(jù)以10ms的幀速率從TTI存儲(chǔ)器168被讀出。相同尺寸的數(shù)據(jù)段的數(shù)量隨TTI而定，TTI可以是10ms、20ms、40ms、或80ms。在每一傳輸信道編碼區(qū)塊中，對(duì)于10ms、20ms、40ms及80ms的TTI，相同尺寸的數(shù)據(jù)段的數(shù)量分別是1、2、4及8。在一些實(shí)施中，每一傳輸信道編碼區(qū)塊的數(shù)據(jù)段數(shù)量的計(jì)算隨TTI而定，且數(shù)據(jù)段數(shù)量決定了基于一預(yù)定傳輸信道編碼區(qū)塊有多少比特需要被填充，之后將有更詳細(xì)的討論。在一些實(shí)施中，TTI由較高階的軟件所決定，在上行鏈路BRP中的進(jìn)一步下傳(downstream)之前，此軟件可能不可用。因此，以將期望數(shù)量的填充比特加入至一預(yù)定傳輸信道編碼區(qū)塊而不需知道TTI值的方式，來(lái)實(shí)施TTI存儲(chǔ)器架構(gòu)是有用的。圖4為部分上行鏈路BRP后端處理164的實(shí)施示意圖。在RFE處理期間，來(lái)自BRP前端處理162的數(shù)據(jù)根據(jù)TTI需求而儲(chǔ)存在TTI存儲(chǔ)器168。也就是，每一傳輸信道編碼區(qū)塊邏輯性地劃分為適當(dāng)數(shù)量的數(shù)據(jù)段，且最后一個(gè)數(shù)據(jù)段被填充，以等于其它數(shù)據(jù)段的大小。儲(chǔ)存在TTI存儲(chǔ)器168的數(shù)據(jù)段被第一交錯(cuò)器180讀取，其中，第一交錯(cuò)器180用來(lái)擾亂待傳送的數(shù)據(jù)段的次序，以防止在傳輸期間遺失相連的數(shù)據(jù)段。第一交錯(cuò)器180提供數(shù)據(jù)至速率匹配單元182，速率匹配單元182用來(lái)調(diào)整數(shù)據(jù)速率，以通過(guò)復(fù)制或移除比特來(lái)使得傳輸數(shù)據(jù)速率匹配。圖4所示BRP路徑的下傳階段的詳細(xì)敘述在美國(guó)臨時(shí)申請(qǐng)案第61/008,345號(hào)描述。圖4的例子中，在速率匹配單元182之前，TTI值192對(duì)于TTI存儲(chǔ)器168而言是不可用的，其中，速率匹配單元182可接收來(lái)自較高階軟件的TTI值192。如圖4所示，上行鏈路BRP后端處理164更包括比特?cái)_亂184、中間幀存儲(chǔ)器186、第二交錯(cuò)器188與物理信道映射190。根據(jù)3GPPTS25.222技術(shù)規(guī)格(包括3GPP、技術(shù)規(guī)格組無(wú)線存取網(wǎng)絡(luò)、多路傳輸處理及信道編碼(例如TDD))，無(wú)線幀尺寸均衡是填充輸入比特序列，以保證輸出可以分割成相同尺寸的Fi個(gè)數(shù)據(jù)段。數(shù)據(jù)段的數(shù)量(F,)是依據(jù)TTI而定。例如，假使TT》10ms，貝UFfl;假使TTI=20ms，貝UF!=2;假使TT》40ms，貝ljF「4;假使TTI=80ms,貝ljF「8。關(guān)于無(wú)線幀尺寸均衡的輸入比特序列以Cu、Ci2、Ci3、……、CiEi來(lái)表示，其中，i是TrCH數(shù)量，Ei是輸入比特?cái)?shù)量。輸出比特序列則以tu、ti2、ti3、……、tjTi來(lái)表示，其中，Ti是輸出比特?cái)?shù)量。輸出序列可由下述獲得tiK=cik，其中1^=1……Ei;以及tiK={0，l}，其中k-Ei+l……Ti，假設(shè)E-Ti其中，Ti=Fi*Ni;以及Ni是在尺寸均衡后每一段的比特?cái)?shù)量。圖5A、5B、5C及5D為部分TTI存儲(chǔ)器168的示意圖，其中，F(xiàn)j分別等于l、2、4及8。例如，圖5A為對(duì)應(yīng)單一段(F產(chǎn)l)的傳輸信道O至傳輸信道2的示意圖。圖5B為對(duì)應(yīng)2個(gè)段(Fr2)的傳輸信道0至傳輸信道2的示意圖。圖5C為對(duì)應(yīng)4個(gè)段(Fi=4)的傳輸信道0至傳輸信道2的示意圖。圖5D為對(duì)應(yīng)8個(gè)段(Fi=8)的傳輸信道0至傳輸信道2的示意圖。雖然只顯示前三個(gè)傳輸信道編碼區(qū)塊，但是TTI存儲(chǔ)器168可包括更多區(qū)塊且可以是任何尺寸。傳輸信道編碼區(qū)塊尺寸可根據(jù)數(shù)據(jù)、CRC比特以及執(zhí)行在數(shù)據(jù)上的編碼演算來(lái)變化。因此，除了能被TTI值除盡的多個(gè)傳輸信道編碼區(qū)塊，1到7比特中任何一者可能需要被填充在每一傳輸信道編碼區(qū)塊的末端。因此，用來(lái)填充的比特?cái)?shù)量將依據(jù)傳輸信道編碼區(qū)塊尺寸以及TTI值而定。如上所討論，在TTI存儲(chǔ)器168之后，TTI值無(wú)法得知。因此，為了計(jì)算在TTI存儲(chǔ)器168之后的數(shù)據(jù)段數(shù)量，上傳(upstream)階段(例如在TTI存儲(chǔ)器168之后的階段)應(yīng)具有關(guān)于在TTI存儲(chǔ)器168中編碼比特的總尺寸以及本身TTI值的信息，以計(jì)算填充比特的數(shù)量。此步驟增加了設(shè)計(jì)的復(fù)雜性?；蛘?，在TTI存儲(chǔ)器168之前，可完成無(wú)線幀均衡。但是為了實(shí)行此方式，可能需要編碼區(qū)塊的總尺寸與TTI值，以用來(lái)計(jì)算填充比特。需要額外的邏輯操作來(lái)計(jì)算數(shù)據(jù)段數(shù)量以及在TTI存儲(chǔ)器168上實(shí)施由編碼器所提供的數(shù)據(jù)的相關(guān)填充。申請(qǐng)人認(rèn)為，可利用TTI存儲(chǔ)器168的架構(gòu)來(lái)提供簡(jiǎn)單的解決辦法以進(jìn)行輸入數(shù)據(jù)序列的填充。特別的是，申請(qǐng)人認(rèn)為，由于TTI存儲(chǔ)器168為字節(jié)排列，適當(dāng)?shù)奶畛淇瑟?dú)立于TTI值而被計(jì)算。TD-SCDMA標(biāo)準(zhǔn)指定填充可以0或1來(lái)執(zhí)行。然而，通過(guò)在存儲(chǔ)器使用隨機(jī)非初始的0/1比特，產(chǎn)生了一個(gè)問(wèn)題，即把填充的比特視為無(wú)關(guān)比特(don'tcare)。由于數(shù)據(jù)通過(guò)許多階段，包括第一及第二交錯(cuò)器，在下傳階段(例如在傳輸幀存儲(chǔ)器170)識(shí)別填充的比特變?yōu)槔щy。這需要大量的硬件確認(rèn)工作以從交錯(cuò)后比特流中識(shí)別填充的隨機(jī)0/1比特。因此，申請(qǐng)人認(rèn)為以全部為O或全部為1的填充有助于下傳處理。這減少了在硬件確認(rèn)的復(fù)雜性。盡管申請(qǐng)人選擇0來(lái)填充，l可同樣地被使用。請(qǐng)回到利用存儲(chǔ)器組織來(lái)幫助相對(duì)簡(jiǎn)單的填充的概念。申請(qǐng)人了解由于TTI存儲(chǔ)器168為字節(jié)排列，傳輸信道編碼區(qū)塊可通過(guò)識(shí)別數(shù)據(jù)末端以及填充至下一字節(jié)，而不需知道TTI值，就被適當(dāng)?shù)靥畛?。由于下一傳輸信道編碼區(qū)塊將處于下一字節(jié)的起始端，填充超出下一字節(jié)邊界將會(huì)恰當(dāng)?shù)靥畛鋫鬏斝诺谰幋a區(qū)塊，而不需顧慮使用的TTI。編碼器以一比特流來(lái)提供比特至TTI存儲(chǔ)器168。因此，為了恰當(dāng)?shù)靥畛鋫鬏斝诺谰幋a區(qū)塊，此邏輯操作包括計(jì)算己傳送多少比特至TTI存儲(chǔ)器168的機(jī)制。一旦傳輸信道編碼區(qū)塊已儲(chǔ)存在TTI存儲(chǔ)器168，此邏輯操作可在此傳輸信道編碼區(qū)塊的末端后，加入0至下一字節(jié)邊界。此方法提供了正確的填充，而不需相對(duì)昂貴的反饋邏輯操作及硬件以根據(jù)被接收的TTI來(lái)計(jì)算待填充的比特?cái)?shù)量，其中，被接收的TTI只在下傳階段后有效。圖6為T(mén)TI存儲(chǔ)器架構(gòu)的范例示意圖，TTI存儲(chǔ)器架構(gòu)使能對(duì)應(yīng)無(wú)線幀尺寸均衡的額外比特填充，而不需使用關(guān)于TTI值的信息。TTI存儲(chǔ)器168包括存儲(chǔ)器行200a、200b、200c、200d、200e、200f、200g、200h、200i，為使描述簡(jiǎn)潔，其共同以200來(lái)表示。每一存儲(chǔ)器行200具有8個(gè)比特。當(dāng)信道編碼器174將編碼數(shù)據(jù)寫(xiě)入TTI存儲(chǔ)器168時(shí)，信道編碼器174將填充比特加入至最后存儲(chǔ)器行的末端。在圖6中，符號(hào)"E"表示數(shù)據(jù)比特，而符號(hào)"0"表示填充比特。例如，假使對(duì)應(yīng)傳輸信道糾的傳輸信道編碼區(qū)塊具有33比特，則信道編碼器174將32個(gè)數(shù)據(jù)比特寫(xiě)入至4個(gè)存儲(chǔ)器行200a至200d、將1個(gè)數(shù)據(jù)比特寫(xiě)入至存儲(chǔ)器行200e、且將7個(gè)填充比特(例如"0"比特)寫(xiě)入至存儲(chǔ)器行200e。假使對(duì)應(yīng)傳輸信道#1的傳輸信道編碼區(qū)塊具有11比特，則信道編碼器174將8個(gè)數(shù)據(jù)比特寫(xiě)入至1個(gè)存儲(chǔ)器行200f、將3個(gè)數(shù)據(jù)比特寫(xiě)入至存儲(chǔ)器行200g、且將5個(gè)填充比特寫(xiě)入至存儲(chǔ)器行200g。假使對(duì)應(yīng)傳輸信道#2的傳輸信道編碼區(qū)塊具有8比特，則信道編碼器174將8個(gè)數(shù)據(jù)比特寫(xiě)入至l個(gè)存儲(chǔ)器行200h，而不需寫(xiě)入額外的填充比特。假使對(duì)應(yīng)傳輸信道#3的傳輸信道編碼區(qū)塊具有6比特，則信道編碼器174將6個(gè)數(shù)據(jù)比特寫(xiě)入至1個(gè)存儲(chǔ)器行200i，且將2個(gè)填充比特寫(xiě)入至存儲(chǔ)器行200i。在每一傳輸信道編碼區(qū)塊中的比特?cái)?shù)量可以介于幾個(gè)比特至數(shù)千個(gè)比特。在相異的傳輸信道編碼區(qū)塊中的比特?cái)?shù)量可以不同，且對(duì)應(yīng)相同傳輸信道的傳輸信道編碼區(qū)塊中的比特?cái)?shù)量可在不同時(shí)間期間上變化。當(dāng)加入填充比特時(shí)，通過(guò)配置TTI存儲(chǔ)器168來(lái)取得多個(gè)存儲(chǔ)器行(每一存儲(chǔ)器行具有8比特)、通過(guò)通常在一存儲(chǔ)器行的末端填充比特以及通過(guò)在下一字節(jié)邊界的開(kāi)端上開(kāi)始下一傳輸信道編碼區(qū)塊，則不需要使用關(guān)于TTI值的信息。對(duì)于每一傳輸信道而言，數(shù)據(jù)比特加上填充比特的總數(shù)量將總是可被段數(shù)量Fj除盡，因此，滿足TD-SCDMA標(biāo)準(zhǔn)的無(wú)線幀尺寸均衡要求。當(dāng)從TTI存儲(chǔ)器168讀出傳輸信道編碼區(qū)塊數(shù)據(jù)時(shí)，DSP軟件將指明在每一傳輸信道的比特?cái)?shù)量、與此傳輸信道相關(guān)的TTI值。例如，在圖6的例子中，假使用于傳輸信道糾的TTI為40ms，段數(shù)量Fi等于4。在40ms的期間，第一交錯(cuò)器180需要讀取數(shù)據(jù)比特以及多個(gè)填充比特，使得比特的總數(shù)能被4除盡。由于有33個(gè)數(shù)據(jù)比特，在40ms的期間，第一交錯(cuò)器180可讀取33個(gè)數(shù)據(jù)比特及3個(gè)填充比特，即可讀取總數(shù)為36個(gè)比特(36=9*4)。第一交錯(cuò)器180在第一個(gè)10ms期間讀取9個(gè)數(shù)據(jù)比特、在第二個(gè)10ms期間讀取9個(gè)數(shù)據(jù)比特、在第3個(gè)10ms期間讀取9個(gè)數(shù)據(jù)比特、且在第4個(gè)10ms期間讀取6個(gè)數(shù)據(jù)比特及3個(gè)填充比特。如另一例子，假使用于傳輸信道#0的TTI為80ms，段數(shù)量Fi等于8。在80ms的期間，第一交錯(cuò)器180需要讀取數(shù)據(jù)比特以及多個(gè)填充比特，使得比特的總數(shù)能被8除盡。由于有33個(gè)數(shù)據(jù)比特，在80ms的期間，第一交錯(cuò)器180可讀取33個(gè)數(shù)據(jù)比特及7個(gè)填充比特，即可讀取總數(shù)為40個(gè)比特(40=5*8)。第一交錯(cuò)器在第一個(gè)至第六個(gè)10ms期間，各讀取5個(gè)數(shù)據(jù)比特、在第七個(gè)10ms期間讀取3個(gè)數(shù)據(jù)比特及2個(gè)填充比特、且在第八個(gè)10ms期間讀取5個(gè)填充比特。BRP-CRP接口及幀存儲(chǔ)器架構(gòu)下面敘述BRP-CRP接口及幀存儲(chǔ)器架構(gòu)。在一些實(shí)施中，上行鏈路路徑160的功能劃分于在DSP核心122上執(zhí)行的軟件與上行鏈路協(xié)處理器110之間。上行鏈路協(xié)處理器110可處理計(jì)算性加強(qiáng)的任務(wù)。參閱圖7，圖7為具有物理信道范例表的列表。表格1概述了上行鏈路協(xié)25處理器110所支持的范例物理信道，以及對(duì)于不同物理信道，任務(wù)如何在硬件與軟件之間劃分(參閱列206)的列表。例如，對(duì)于專(zhuān)用物理信道(DedicatedPhysicalChannel,DPCH)200而言，數(shù)據(jù)符號(hào)202的BRP及CRP可由硬件來(lái)執(zhí)行，而控制符號(hào)204的BRP由軟件來(lái)執(zhí)行且控制符號(hào)的CRP由硬件來(lái)執(zhí)行。對(duì)于物理隨機(jī)存取信道(physicalrandomaccesschannel)208而言，隨機(jī)存取識(shí)別碼(randomaccesssignature)210的BRP與CRP可由軟件來(lái)執(zhí)行，而隨機(jī)存取信道數(shù)據(jù)212的BRP及CRP由硬件來(lái)執(zhí)行。如圖7所示，表格1還提供對(duì)應(yīng)各物理信道的TrCH以及注釋。如上所述，可實(shí)施介于BRP與CRP之間的接口，使得上行鏈路BRP后端處理器162、上行鏈路芯片速率處理器166以及軟件可共享傳輸幀存儲(chǔ)器170，而不需使用仲裁器來(lái)仲裁對(duì)傳輸幀存儲(chǔ)器170的存取。如圖7所示，物理上行鏈路共享信道與物理共通封包信道(physicalcommonpacketchannel)均不支持硬件與軟件之間的劃分，上行鏈路指向信道由軟件來(lái)執(zhí)行。HS-SICH的BRP及CRP可由硬件來(lái)執(zhí)行，同時(shí)HS-SICH的第5版，可用作上行鏈路反饋信號(hào)發(fā)布。如圖3所示，上行鏈路比特速率處理器(上行鏈路BRP)172提供數(shù)據(jù)，其進(jìn)一步由上行鏈路芯片速率處理器(上行鏈路CRP)166來(lái)處理。上行鏈路比特速率處理器172將數(shù)據(jù)寫(xiě)入至傳輸幀存儲(chǔ)器170，且上行鏈路芯片速率處理器166從傳輸幀存儲(chǔ)器nO讀出數(shù)據(jù)。因此，上行鏈路BRP172的硬件與上行鏈路CRP166的硬件需要對(duì)傳輸幀存儲(chǔ)器170進(jìn)行存取。此外，來(lái)自DSP核心122的軟件需要對(duì)傳輸幀存儲(chǔ)器170迸行讀出及寫(xiě)入。因此，三個(gè)單獨(dú)的實(shí)體(稱為主站)需要對(duì)傳輸幀存儲(chǔ)器170存取，導(dǎo)致可能的總線沖突。相關(guān)技術(shù)的處理總線沖突的解決方法是實(shí)施總線仲裁器，其執(zhí)行所期望的總線仲裁機(jī)制。例如，圖8為相關(guān)技術(shù)用來(lái)解決可能發(fā)生總線沖突的存儲(chǔ)器存取的方式示意圖。在圖8的例子中，傳輸幀存儲(chǔ)器220被三個(gè)主站存取上行鏈路BRP硬件222、上行鏈路CRP硬件224、DSP軟件226。為了在三個(gè)不同主站(每一者同時(shí)試圖存取傳輸幀存儲(chǔ)器220)之間仲裁，仲裁器228實(shí)施仲裁機(jī)制來(lái)決定將總線分配到哪一競(jìng)爭(zhēng)的主站，以存取傳輸幀存儲(chǔ)器220。實(shí)施仲裁器228可能會(huì)增加芯片設(shè)計(jì)的復(fù)雜性與成本。實(shí)施仲裁機(jī)制需要復(fù)雜的演算規(guī)則，來(lái)保證沒(méi)有主站的總線存取得不到滿足，并且保證高優(yōu)先處理獲得優(yōu)先權(quán)。參閱圖9，其為范例存儲(chǔ)器接口的示意圖。范例存儲(chǔ)器接口避免了使用總線仲裁器來(lái)處理多個(gè)主站存取傳輸幀存儲(chǔ)器的需求。使用雙端口存儲(chǔ)器來(lái)實(shí)施傳輸幀存儲(chǔ)器170，雙端口存儲(chǔ)器允許兩個(gè)主站的同時(shí)存取，因此，減少了可能發(fā)生的多個(gè)沖突中之一者。此雙端口傳輸幀存儲(chǔ)器170可由上行鏈路BRP硬件172、上行鏈路CRP硬件166以及DSP軟件232來(lái)存取。如圖9所示，存儲(chǔ)器接口更包括復(fù)用器與解復(fù)用器。申請(qǐng)人認(rèn)為，可用三個(gè)主站的性質(zhì)來(lái)消除剩下的沖突。因此，雙端口存儲(chǔ)器可由三個(gè)主站來(lái)存取而沒(méi)有總線仲裁器的需求。上行鏈路BRP硬件172對(duì)傳輸幀存儲(chǔ)器170進(jìn)行寫(xiě)入操作，但不從傳輸幀存儲(chǔ)器170讀出。上行鏈路CRP硬件166從傳輸幀存儲(chǔ)器170讀出，但不對(duì)傳輸幀存儲(chǔ)器170寫(xiě)入。DSP軟件232對(duì)傳輸幀存儲(chǔ)器170寫(xiě)入也從傳輸幀存儲(chǔ)器170讀出。通過(guò)將上行鏈路BRP硬件172連接至雙端口傳輸幀存儲(chǔ)器170的第一端口234且將上行鏈路CRP硬件166連接至雙端口傳輸幀存儲(chǔ)器170的第二端口236，介于此兩主站之間的沖突可得以消除。通過(guò)將第一端口234及第二端口236之間的DSP軟件232分害ij，DSP軟件232與上行鏈路BRP硬件172共享寫(xiě)入權(quán)利，而與上行鏈路CRP硬件166共享讀出權(quán)利。申請(qǐng)人了解，DSP軟件232知道硬件主站(即上行鏈路BRP硬件172及上行鏈路CRP硬件166)何時(shí)對(duì)傳輸幀存儲(chǔ)器170讀出與寫(xiě)入，但硬件主站172及166并不知道DSP軟件或另一硬件主站何時(shí)對(duì)傳輸幀存儲(chǔ)器170進(jìn)行存取。因此，通過(guò)當(dāng)軟件主站偵測(cè)到對(duì)應(yīng)硬件主站正存取總線時(shí)，將軟件主站程序化以配合硬件主站，且通過(guò)將第一端口234及第二端口236之間兩硬27件主站分離，此三個(gè)主站可存取傳輸幀存儲(chǔ)器170，而不需任何總線仲裁器。在一些實(shí)施中，可加入一簡(jiǎn)單電路以執(zhí)行使得正在讀出或?qū)懭氲挠布@得第一優(yōu)先權(quán)的策略(即硬件總可假設(shè)其具有總線存取)。假使偵測(cè)到上行鏈路BRP硬件172需要對(duì)傳輸幀存儲(chǔ)器170進(jìn)行寫(xiě)入存取，則DSP軟件232將被阻止對(duì)傳輸幀存儲(chǔ)器170進(jìn)行寫(xiě)入。同樣地，假使偵測(cè)到上行鏈路CRP硬件166需要對(duì)傳輸幀存儲(chǔ)器170進(jìn)行讀出存取，則DSP軟件232將被阻止對(duì)傳輸幀存儲(chǔ)器170進(jìn)行讀出。根據(jù)本發(fā)明一實(shí)施方式，上行路鏈BRP硬件172使用固定算法來(lái)執(zhí)行比特速率處理，上行鏈路CRP硬件166使用固定算法來(lái)執(zhí)行芯片速率處理，且DSP軟件232使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行比特速率處理以及芯片速率處理。圖10為電路240的示意圖，電路240用來(lái)執(zhí)行硬件優(yōu)先權(quán)策略。上行鏈路BRP硬件172經(jīng)由復(fù)用器242通過(guò)第一端口234來(lái)對(duì)傳輸幀存儲(chǔ)器170進(jìn)行存取，而上行鏈路CRP硬件166經(jīng)由復(fù)用器244通過(guò)第二端口236來(lái)對(duì)傳輸幀存儲(chǔ)器170進(jìn)行存取。DSP軟件232經(jīng)由復(fù)用器242通過(guò)第一端口234來(lái)對(duì)傳輸幀存儲(chǔ)器170進(jìn)行寫(xiě)入存取，且經(jīng)由復(fù)用器244通過(guò)第二端口236來(lái)對(duì)傳輸幀存儲(chǔ)器170進(jìn)行讀出存取。當(dāng)DSP軟件232知道硬件何時(shí)讀取或?qū)懭肭铱稍趦?nèi)部避免本身同時(shí)讀出或?qū)懭氲臅r(shí)候，包括復(fù)用器242及244以執(zhí)行優(yōu)先權(quán)策略可簡(jiǎn)化認(rèn)證，因此包括復(fù)用器242及244是有益處的。例如，假使DSP軟件232操作正確，額外邏輯操作則是多余且不必要的。然而，假使DSP軟件232操作錯(cuò)誤，則此邏輯操作提供自動(dòng)防止故障危害機(jī)制(failsafemechanism)以執(zhí)行此策略。因此，圖10的邏輯操作可用來(lái)驗(yàn)證DSP軟件232操作正確以及/或提供額外量測(cè)以保證此既定策略正被執(zhí)行。在一些實(shí)施中，除了BRPDN選擇信號(hào)246為高水平以外，復(fù)用器242允許上行鏈路BRP硬件172執(zhí)行寫(xiě)入存取，此時(shí)復(fù)用器242將允許DSP軟件232對(duì)傳輸幀存儲(chǔ)器170執(zhí)行寫(xiě)入存取。同樣地，除了CRPDN選擇信號(hào)248為高水平以外，復(fù)用器244允許上行鏈路CRP硬件166執(zhí)行讀出存取，此時(shí)復(fù)用器244將允許DSP軟件232對(duì)傳輸幀存儲(chǔ)器170執(zhí)行讀出存取。圖11A及11B為T(mén)D-SCDMA幀架構(gòu)的示意圖。每一幀具有10ms的持續(xù)時(shí)間且劃分成2個(gè)5ms(即6400碼片)的子幀，每一子幀如圖11A所示。如圖11所示，每一子幀中包括96碼片的下行鏈路導(dǎo)頻時(shí)隙(DownlinkPilotTimeslot，以下簡(jiǎn)稱為DwPTS)、96碼片的保護(hù)時(shí)間間隔(GuardPeriod,以下簡(jiǎn)稱為GP)以及160碼片的上行鏈路導(dǎo)頻時(shí)隙(UplinkPilotTimeslot，以下簡(jiǎn)稱為UpPTS)。在TD-SCDMA幀中的兩個(gè)子幀相同。每一子幀劃分成7個(gè)時(shí)隙，以0至6來(lái)標(biāo)示。每一時(shí)隙不是分配給下行鏈路傳輸(以向下箭頭表示)就是分配給上行鏈路傳輸(以向上箭頭表示)。在一些實(shí)施中，第一時(shí)隙(時(shí)隙0)總是分配給下行鏈路傳輸，且第二時(shí)隙(時(shí)隙1)一直分配給上行鏈路傳輸。在第一與第二時(shí)隙之間具有一切換點(diǎn)。例如在圖IIA中，時(shí)隙均衡地分配在下行鏈路與上行鏈路傳輸之間。在圖11B中，第一與最后一時(shí)隙分配給下行鏈路，而剩余的5個(gè)時(shí)隙分配給上行鏈路。當(dāng)上行鏈路傳輸需要較多的頻寬時(shí)，例如從移動(dòng)裝置至基站的上載操作時(shí)，則可需要在圖IIB中的分配。時(shí)隙的動(dòng)態(tài)分配有助于在非對(duì)稱傳輸時(shí)的靈活性。申請(qǐng)人認(rèn)為，通過(guò)安排由上行鏈路BRP172所寫(xiě)入以及由上行鏈路CRP166所讀取的存儲(chǔ)器來(lái)反應(yīng)TD-SCDMA幀的時(shí)隙架構(gòu)，可提供高效率的實(shí)施應(yīng)用。參閱圖10，傳輸幀存儲(chǔ)器170被劃分成兩個(gè)幀緩沖器，例如幀緩沖器A250以及幀緩沖器B252，幀緩沖器A250與幀緩沖器B252中的每一者具有對(duì)應(yīng)TD-SCDMA幀的多個(gè)時(shí)隙的多個(gè)段(例如254a、254b)。幀緩沖器A250包括對(duì)應(yīng)第一幀的多個(gè)段(例如254a、254b、254c等等，共同以段254來(lái)表示)，幀緩沖器B包括對(duì)應(yīng)第二幀的多個(gè)段(例如256a、256b、256c等，共同以段256來(lái)表示)。每一幀劃分成2個(gè)子幀(例如子幀258a及258b)，以反映TD-SCDMA幀架構(gòu)。每一子幀劃分成5個(gè)相異段TS1-TS5，例如，對(duì)應(yīng)529個(gè)可動(dòng)態(tài)配置給上行鏈路的時(shí)隙(有效時(shí)隙)。在一些應(yīng)用中，幀緩沖器A250以及幀緩沖器B252中的每一者的尺寸為1760個(gè)字節(jié)，且?guī)彌_器A平均地劃分在2個(gè)子幀之間。在一子幀內(nèi)，每一時(shí)隙(以及在一時(shí)隙中每一物理信道)的地址(或位置)固定，且分配給每一時(shí)隙的段尺寸為176個(gè)字節(jié)。通過(guò)使用對(duì)應(yīng)時(shí)隙固定的存儲(chǔ)器地址，能更方便地決定為了預(yù)定時(shí)隙而對(duì)哪一存儲(chǔ)器段寫(xiě)入數(shù)據(jù)或是從其讀出數(shù)據(jù)。假使上行鏈路BRP硬件172或DSP軟件232分配到一特定時(shí)隙，硬件或軟件則知道在對(duì)應(yīng)時(shí)隙期間，將待傳輸?shù)臄?shù)據(jù)寫(xiě)入哪一存儲(chǔ)器段。同樣地，上行鏈路CRP硬件166或DSP軟件232知道哪一存儲(chǔ)器段被讀取，以獲得對(duì)應(yīng)特定時(shí)隙的用于傳輸?shù)臄?shù)據(jù)。例如，假使關(guān)于上行鏈路傳輸，無(wú)線裝置使用時(shí)隙TS1及TS3但沒(méi)有使用時(shí)隙TS2、TS4及TS5，則上行鏈路BRP172與DSP軟件232則將與時(shí)隙TS1及TS3相關(guān)的數(shù)據(jù)分別寫(xiě)入至存儲(chǔ)器段254a及254c，跳過(guò)存儲(chǔ)器段254b。在圖10中，傳輸幀存儲(chǔ)器170包括對(duì)應(yīng)至少兩幀的多個(gè)段。特別的是，幀緩沖器A250儲(chǔ)存對(duì)應(yīng)第一幀的數(shù)據(jù)，幀緩沖器B252是儲(chǔ)存第二幀的數(shù)據(jù)。將對(duì)應(yīng)兩幀的數(shù)據(jù)儲(chǔ)存在傳輸幀存儲(chǔ)器170中是有用的，因?yàn)樵谏闲墟溌诽幚砥陂g，上行鏈路BRP172與上行鏈路CRP166可同時(shí)寫(xiě)入和讀出對(duì)應(yīng)不同幀的數(shù)據(jù)。例如，當(dāng)上行鏈路BRP172在一預(yù)定時(shí)間間隔期間內(nèi)將對(duì)應(yīng)第一幀的數(shù)據(jù)寫(xiě)入至幀緩沖器A250時(shí)，上行鏈路CRP166從幀緩沖器B252讀取在前一時(shí)間間隔內(nèi)由上行鏈路BRP172所寫(xiě)入且對(duì)應(yīng)前一幀的數(shù)據(jù)。在下一時(shí)間間隔，上行鏈路BRP172將對(duì)應(yīng)第二幀的數(shù)據(jù)寫(xiě)入幀緩沖器B252，且上行鏈路CRP166將從幀緩沖器A250讀取數(shù)據(jù)，以獲得第一幀。在此方法下，上行鏈路BRP172及上行鏈路CRP166可同時(shí)讀取及寫(xiě)入，然而是對(duì)于不同的幀緩沖器，以避免對(duì)傳輸幀存儲(chǔ)器170的相同位置執(zhí)行每一讀取與寫(xiě)入。這種A-B緩沖器機(jī)制在上行鏈路CRP166完成讀取幀數(shù)據(jù)之前，能防止上行鏈路BRP硬件172對(duì)傳輸幀存儲(chǔ)器170過(guò)度寫(xiě)入。在一些實(shí)施中，A-B幀緩沖器的管理由DSP軟件232來(lái)操控。DSP軟件232可決定上行鏈路BRP172的輸出是否寫(xiě)入幀緩沖器A250或幀緩沖器B252。同樣地，DSP軟件232決定上行鏈路CRP166的輸入是否是從幀緩沖器A250或幀緩沖器B252讀出。在一些實(shí)施中，在BRP旁路模式的情況下，DSP軟件232可直接傳送CRP輸入至傳輸幀存儲(chǔ)器170。當(dāng)傳送此CRP輸入數(shù)據(jù)時(shí)，DSP軟件232選擇目標(biāo)地址(例如幀緩沖器A250或幀緩沖器B252)且根據(jù)子幀數(shù)量及時(shí)隙數(shù)量來(lái)選擇幀存儲(chǔ)器的地址偏移。在一些實(shí)施中，上行鏈路BRP172與上行鏈路CRP硬件166配置來(lái)控制對(duì)應(yīng)組件是對(duì)幀緩沖器A與幀緩沖器B中哪一者進(jìn)行讀取及寫(xiě)入。圖10所示的存儲(chǔ)器安排有助于相對(duì)簡(jiǎn)單且有效的架構(gòu)，此架構(gòu)利用了TD-SCDMA標(biāo)準(zhǔn)所提供的適應(yīng)性。在一些實(shí)施中，存儲(chǔ)器段TS1-TS5中的每一者更劃分成兩個(gè)或多個(gè)物理信道，每一信道與一獨(dú)立的傳輸編碼(例如虛擬隨機(jī)(Pseudorandom,PN)編碼)相關(guān)聯(lián)。即是，時(shí)隙可由以兩相異編碼所編碼的數(shù)據(jù)共享。這反映出TD-SCDMA標(biāo)準(zhǔn)的時(shí)間劃分以及編碼劃分觀點(diǎn)。圖12A及12B為在一時(shí)隙中多個(gè)物理信道比特的組織示意圖。如圖12A及12B所示，每一時(shí)隙可以兩種模式來(lái)安排。圖12A表示存儲(chǔ)器段254，在其中使用兩物理信道。此存儲(chǔ)器組織用于擴(kuò)頻因子2、4、8、或16。此擴(kuò)頻因子是碼片對(duì)基帶信息速率的比例。當(dāng)物理信道的擴(kuò)頻因子大于1時(shí)，時(shí)隙可利用的存儲(chǔ)器在兩個(gè)物理信道之間平均地劃分。例如，存儲(chǔ)器段254劃分成兩個(gè)部分255a及255b，每一部分對(duì)應(yīng)一物理信道。在一時(shí)隙內(nèi)，每一物理信道的地址(或位置)固定，且分配給每一物理信道的部分尺寸為88個(gè)字節(jié)。通過(guò)使用對(duì)應(yīng)物理信道的固定存儲(chǔ)器地址，能更方便地決定對(duì)應(yīng)預(yù)定物理信道，對(duì)哪一部分(例如255a或255b)執(zhí)行數(shù)據(jù)寫(xiě)入或數(shù)據(jù)讀出。存儲(chǔ)器部分255a及255b可儲(chǔ)存虛擬比特257，于其中，虛擬比特257的31數(shù)量對(duì)應(yīng)控制信道比特與擴(kuò)頻因子的數(shù)量。在一些實(shí)施中，上行鏈路CRP166忽略虛擬比特257。在此有4個(gè)可能的例子，(對(duì)于所有4個(gè)例子，物理信道O(信道0，Ph#0)及物理信道l(信道l，Ph#l)起始于固定位置，如圖12A所示)Ph#0與Ph#l皆有效只有Ph糾有效(PhW無(wú)效)只有Ph#l有效(Ph#0無(wú)效)Ph糾與P1^1皆無(wú)效例如，在一對(duì)應(yīng)的時(shí)隙期間，物理信道0可用來(lái)傳輸?shù)谝粩?shù)據(jù)，而第一數(shù)據(jù)儲(chǔ)存在存儲(chǔ)器段的位置0-87。在預(yù)定的時(shí)隙期間，物理信道1可用來(lái)傳輸?shù)诙?shù)據(jù)，而第二數(shù)據(jù)儲(chǔ)存在存儲(chǔ)器段的位置88-175。第一數(shù)據(jù)與第二數(shù)據(jù)使用相異的編碼來(lái)傳送。圖12B表示其中僅使用一單一物理信道的存儲(chǔ)器段的示意圖。時(shí)隙可利用的存儲(chǔ)器被單一物理信道使用。假使擴(kuò)頻因子為1，則在時(shí)隙內(nèi)將只有一個(gè)物理信道(Ph#0)。上行鏈路CRP166忽略虛擬比特257。例如，物理信道0在對(duì)應(yīng)的時(shí)隙期間內(nèi)用來(lái)傳送數(shù)據(jù)，而此數(shù)據(jù)儲(chǔ)存在存儲(chǔ)器段的位置0-175。應(yīng)可知，存儲(chǔ)器段的尺寸以及如何根據(jù)物理信道來(lái)劃分?jǐn)?shù)據(jù)段僅是一個(gè)示范例，也可使用其它配置。此外，盡管在圖12A及12B所示的存儲(chǔ)器段中兩個(gè)物理信道是可利用的，但也可使用任何數(shù)量的物理信道。DSP軟件232可以物理信道為基礎(chǔ)或以時(shí)隙為基礎(chǔ)，選擇性地填充數(shù)據(jù)。此提供了以任何所希望的順序在傳輸幀存儲(chǔ)器170內(nèi)填充數(shù)據(jù)的能力。例如，在多個(gè)CCTrCH的情況下，DSP軟件232可提供CRP數(shù)據(jù)給第一CCTrCH，而B(niǎo)RP硬件提供CRP數(shù)據(jù)給第二CCTrCH。CRP架構(gòu)及程序流程下文敘述CRP架構(gòu)，其使能一種靈活且方便的方法，以控制程序流程。如上關(guān)于圖1的說(shuō)明，DSP核心122以上行鏈路協(xié)處理器110的主站身份在操作，且可控制上行鏈路協(xié)處理器110的操作，以幫助由移動(dòng)裝置至基站的上行鏈路傳輸。申請(qǐng)人已認(rèn)識(shí)到提供關(guān)于控制在何時(shí)以及在何種排序下將數(shù)據(jù)從上行鏈路協(xié)處理器110傳送，會(huì)給DSP核心程序設(shè)計(jì)師帶來(lái)靈活性，且發(fā)展出靈活且效率高的架構(gòu)以在控制上行鏈路協(xié)處理器110方面幫助DSP核心程序設(shè)計(jì)師。特別的是，對(duì)一軟件程序設(shè)計(jì)師來(lái)說(shuō)明如何設(shè)計(jì)上行鏈路協(xié)處理器110是相對(duì)困難的，尤其是關(guān)于處理儲(chǔ)存在傳輸幀存儲(chǔ)器170的數(shù)據(jù)。申請(qǐng)人:發(fā)展出對(duì)軟件程序設(shè)計(jì)師呈現(xiàn)出簡(jiǎn)化概觀的架構(gòu)，其促進(jìn)強(qiáng)健且靈活的程序設(shè)計(jì)平臺(tái)。圖13為上行鏈路CRP核心260(其為上行鏈路CRP166的一部分)以及許多配置組件來(lái)促進(jìn)靈活接口，以允許DSP軟件232以靈活且高效率的方法來(lái)控制上行鏈路CRP核心260的示意圖。如上所述，上行鏈路CRP166是重要的，尤其是讀取由上行鏈路BRP172所寫(xiě)入的幀以及更進(jìn)一步處理將由數(shù)字基帶處理器120所傳輸?shù)膸?。在一些?shí)施中，TD-SCDMA幀的每一子幀具有最多5個(gè)關(guān)于上行鏈路的有效時(shí)隙。配置寄存器262儲(chǔ)存關(guān)于當(dāng)處理對(duì)應(yīng)每一上行鏈路時(shí)隙的數(shù)據(jù)時(shí)，上行鏈路CRP核心260如何被配置的信息?？商峁┮唤M寄存器來(lái)儲(chǔ)存關(guān)于每一有效時(shí)隙的時(shí)隙配置參數(shù)。在此實(shí)施中，由于具有最多5個(gè)用于上行鏈路的有效時(shí)隙，因此，5組寄存器用來(lái)儲(chǔ)存5組時(shí)隙配置參數(shù)。此5組寄存器意指TS配置組A264、TS配置組B266、TS配置組C268、TS配置組D270以及TS配置組E272。每一組寄存器包括對(duì)應(yīng)相關(guān)時(shí)隙的配置信息。特別的是，每一TS配置組儲(chǔ)存一參數(shù)列表，其敘述用于對(duì)應(yīng)時(shí)隙的數(shù)據(jù)應(yīng)如何被處理。關(guān)于CRP的參數(shù)列表可包括，例如對(duì)應(yīng)每一物理信道的擴(kuò)頻因子、擾亂編碼、功率控制信息以及功率調(diào)整因子。每一配置組可包括對(duì)應(yīng)上行鏈路CRP166所有的必要信息，以處理對(duì)應(yīng)的時(shí)隙。此外，每一TS配置組包括觸發(fā)域(例如域264c、266c、268c、270c、272c)。每一TS配置組更包括參數(shù)域(例如域264b、266b、268b、270b、272b)。每一TS配置組更包括子幀編號(hào)(子幀No.)域。TS配置組A264更包括有效TS配置A的域246a，TS配置組B266、TS配置組C268、TS配置組D270以及TS配置組E272也分別包括有效TS配置B的域266a、有效TS配置C的域268a、有效TS配置D的域270a、有效TS配置E的域272a。將由以下詳細(xì)說(shuō)明。配置信息告知上行鏈路CRP166如何操控在對(duì)應(yīng)時(shí)隙內(nèi)待傳送的數(shù)據(jù)。例如，儲(chǔ)存在每一TS配置組的參數(shù)配置上行鏈路CRP166所使用的規(guī)則，以處理儲(chǔ)存在相關(guān)子幀的數(shù)據(jù)。為了簡(jiǎn)化上行鏈路CRP166的軟件概觀，申請(qǐng)人發(fā)展出一隊(duì)列觸發(fā)(queuetrigger)方法，以提供一靈活機(jī)制來(lái)程序化時(shí)隙如何被排序(例如，時(shí)隙應(yīng)以何種排序來(lái)由上行鏈路CRP處理)以及哪些參數(shù)被應(yīng)用在每一時(shí)隙。時(shí)隙被處理的排序由觸發(fā)器FIFO274所控制，其可實(shí)施作為一標(biāo)準(zhǔn)先進(jìn)先出隊(duì)列，決定哪一TS配置組被用來(lái)處理在特定時(shí)隙內(nèi)的數(shù)據(jù)。例如，圖示的觸發(fā)器FIFO274在第一輸出位置儲(chǔ)存TS配置A(即圖13所示的TSA)、接著儲(chǔ)存TS配置E(即圖13所示的TSE)以及TS配置C(即圖13所示的TSC)，其表示將使用TS配置組A來(lái)處理一時(shí)隙，接著使用TS配置組E來(lái)處理一時(shí)隙，接著再使用TS配置配組C來(lái)處理一時(shí)隙等等?？捎蒁SP軟件來(lái)決定哪一時(shí)隙(例如TS0、TS1或TS6)應(yīng)在預(yù)定時(shí)間內(nèi)被處理。由無(wú)線裝置所使用的有效時(shí)隙數(shù)量可隨著不同裝置而變化，且也可根據(jù)在無(wú)線裝置上運(yùn)行的軟件來(lái)變化。例如，移動(dòng)電話可使用對(duì)應(yīng)上行鏈路的時(shí)隙TS1及TS5。因此，在圖13的例子中，TS配置組A及E可用于當(dāng)前幀(分別在處理TS1及TS5時(shí)用來(lái)配置CRP),且TS配置組C可用于隨后的幀(在處理隨后幀的TS2時(shí)用來(lái)配置CRP)。儲(chǔ)存在觸發(fā)器FIFO274的TS配置組編號(hào)被提供至復(fù)用器276，其選擇將哪一TS配置組提供至上行鏈路CRP核心260以做后續(xù)處理。如圖13所示，上行鏈路CRP核心260輸出信號(hào)IRQ。更進(jìn)一步說(shuō)明，在一些例子中，無(wú)線裝置可分配5個(gè)有效時(shí)隙TS1、TS2、TS3、TS5及TS6給上行鏈路。TS配置組A、B、C、D及E可用來(lái)配置上行鏈路CRP核心260，以分別處理與時(shí)隙TS1、TS2、TS3、TS5及TS6相關(guān)的處理。在一些例子中，無(wú)線裝置可分配5個(gè)有效時(shí)隙TS1、TS2、TS3、TS4及TS5給上行鏈路。TS配置組A、B、C、D及E可用來(lái)配置上行鏈路CRP核心260，以分別處理與時(shí)隙TS1、TS2、TS3、TS4及TS5相關(guān)的處理。在一些例子中，無(wú)線裝置可分配3個(gè)有效時(shí)隙TS4、TS5及TS6給上行鏈路。TS配置組A、B、C、D及E中的三個(gè)可用來(lái)配置上行鏈路CRP核心260，以分別處理與時(shí)隙TS4、TS5及TS6相關(guān)的處理。對(duì)于每一有效時(shí)隙而言，上行鏈路CRP核心260通過(guò)復(fù)用器(例如圖10的復(fù)用器242及244)接收來(lái)自傳輸幀存儲(chǔ)器170的數(shù)據(jù)，且根據(jù)儲(chǔ)存在己選擇的TS配置組內(nèi)的參數(shù)來(lái)轉(zhuǎn)換數(shù)據(jù)。將時(shí)隙配置組編號(hào)以一排序?qū)懭胫劣|發(fā)器FIF0274，而在此排序中，在TS配置組內(nèi)的相關(guān)觸發(fā)寄存器(例如264c)被使能(例如設(shè)定為高或其它預(yù)設(shè)觸發(fā)值)。一旦觸發(fā)寄存器已使能，相關(guān)TS配置組編號(hào)(例如TSA、TSE、或TSC)被寫(xiě)入至觸發(fā)器FIFO且得到相應(yīng)地處理。因此，觸發(fā)的排序成為在相關(guān)時(shí)隙內(nèi)處理數(shù)據(jù)的排序，且觸發(fā)器FIFO274控制在任一預(yù)定時(shí)間內(nèi)，多個(gè)有效配置組中何者來(lái)控制上行鏈路CRP核心260。上行鏈路CRP核心260的輸出在傳送至DSP核心122之前，可傳送至上行鏈路協(xié)處理器110的內(nèi)部存儲(chǔ)器278。內(nèi)部存儲(chǔ)器278可以是32字符深的輸出FIFO278。一旦輸出FIFO278包括16-比特字元(word)的最高容許數(shù)量(burstablenumber,例如4字元)，則DSP直接存儲(chǔ)器存取控制器125(請(qǐng)參閱圖1)被告知，其初始化數(shù)據(jù)傳送至DSP存儲(chǔ)器。此程序可以其它適當(dāng)?shù)姆椒▉?lái)完成。因此，配置寄存器262及觸發(fā)器FIFO274允許軟件開(kāi)發(fā)者在任何時(shí)間定義一般理想配置，且接著通過(guò)以所想要的排序使能相關(guān)觸發(fā)來(lái)選擇哪一配置將對(duì)應(yīng)每一時(shí)隙。圖13的架構(gòu)的一優(yōu)點(diǎn)是在配置與實(shí)際物理時(shí)隙之間沒(méi)有固定(hard-coded)關(guān)系，此允許軟件動(dòng)態(tài)地決定將哪些參數(shù)應(yīng)用在哪些時(shí)隙。例如，第一TS配置組A264并非必需用來(lái)配置上行鏈路CRP核心260，以處理對(duì)應(yīng)5個(gè)有效時(shí)隙中第一者(例如圖10的TS1)的數(shù)據(jù)，也可用來(lái)配置上行鏈路CRP核心260，以處理5個(gè)有效時(shí)隙中的任一者(例如圖10的TS1至TS5)。在一些實(shí)施中，用于不同時(shí)隙的TS配置組所依據(jù)的排序上可能具有一定限制。在一些例子中，選擇性地依序使用TS配置組A至E，以處理一幀內(nèi)的多個(gè)時(shí)隙。因此，在兩時(shí)隙TS2及TS3內(nèi)傳送數(shù)據(jù)的移動(dòng)電話中，TS配置組A可用于TS2，并且TS配置組B可用于TS3，或者TS配置組B可用于TS2，并且TS配置組C可用于TS3(不使用TS配置組A)。在此例子中，此電話無(wú)法支持使用TS配置組B給TS2以及使用TS配置組A給TS3。本領(lǐng)域的技術(shù)人員應(yīng)了解多個(gè)TS配置組可一次全部被寫(xiě)入，且接著以不同的排序被觸發(fā)，或者TS配置組的一些次組(subset)可被寫(xiě)入且被觸發(fā)多次。通過(guò)每當(dāng)多個(gè)配置組為可用時(shí)，允許軟件對(duì)配置組寫(xiě)入，假使5個(gè)有效配置是可用的，軟件可一次寫(xiě)入所有的5個(gè)有效配置以減少在上行鏈路CRP硬件166與DSP軟件232之間的互相影響。然而，為了在參數(shù)為不可用的情況下維持靈活度，配置組可一個(gè)接著一個(gè)被寫(xiě)入，且接著以既定排序來(lái)觸發(fā)。圖1所示的芯片架構(gòu)可使用在符合TD-SCDMA標(biāo)準(zhǔn)以及/或?qū)拵Тa分多址存取(W-CDMA)標(biāo)準(zhǔn)的無(wú)線裝置，例如移動(dòng)站(例如智能手機(jī)(smartphone)或個(gè)人數(shù)字助理(PersonalDigitalAssistant,PDA))。圖14為范例無(wú)線網(wǎng)絡(luò)280的示意圖。其中，無(wú)線裝置或移動(dòng)站282(在一些通信標(biāo)準(zhǔn)中也稱為使用者設(shè)備)包括圖1的數(shù)字基帶處理器120以及加速器IOO，且傳送器(以蜂窩基站284來(lái)代表)用來(lái)使能對(duì)蜂窩網(wǎng)絡(luò)的上行鏈路傳輸。數(shù)字基帶處理器120以及加速器100可制造為集成電路的一部分(例如無(wú)線芯片組)，且設(shè)置在移動(dòng)站282的電路板上。此蜂窩網(wǎng)絡(luò)可將移動(dòng)站282連接至其它裝置，例如其它移動(dòng)站286。本領(lǐng)域的技術(shù)人員應(yīng)可了解，本發(fā)明的多方面觀點(diǎn)可單獨(dú)使用、結(jié)合使用，或者以前文所討論的實(shí)施方式中未指明的配置變化來(lái)使用，因此本申請(qǐng)案并不限制在前文或圖示所提出的細(xì)節(jié)以及組件配置。在本發(fā)明的另一實(shí)施方式中，無(wú)線通信裝置根據(jù)一電信標(biāo)準(zhǔn)實(shí)施無(wú)線幀均衡且，其中，電信標(biāo)準(zhǔn)指定一傳輸時(shí)間間隔為T(mén)(^2W毫秒，T0表示預(yù)設(shè)時(shí)間間隔，N表示在由O至M的范圍中的任一整數(shù)，M為正整數(shù)。傳輸信道的信道編碼數(shù)據(jù)區(qū)塊儲(chǔ)存至存儲(chǔ)器中，其中，存儲(chǔ)器包括多個(gè)存儲(chǔ)器行，且每一存儲(chǔ)器行具有2M個(gè)比特。假使信道編碼數(shù)據(jù)區(qū)塊具有多個(gè)字元且信道編碼數(shù)據(jù)區(qū)塊的比特?cái)?shù)量非2M的整數(shù)倍時(shí)，在信道編碼數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特至信道編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端。從存儲(chǔ)器中以多個(gè)相等尺寸的段，讀取信道編碼數(shù)據(jù)區(qū)塊以及填充比特。實(shí)施方式更包括一或多個(gè)以下特征。電信標(biāo)準(zhǔn)包括時(shí)分同步的碼分多址存取標(biāo)準(zhǔn)或者寬帶碼分多址存取標(biāo)準(zhǔn)。對(duì)于每一有效傳輸信道而言，在每一與各自有效傳輸信道相關(guān)的傳輸時(shí)間間隔，儲(chǔ)存有效傳輸信道的信道編碼數(shù)據(jù)區(qū)塊至存儲(chǔ)器。T0等于10毫秒(T0=3)、且M等于3(M=3)。填充比特所具有的比特值可均等于0、均等于l、或者具有隨機(jī)比特值。在信道編碼數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特至信道編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端的步驟執(zhí)行不需計(jì)算將被儲(chǔ)存的填充比特的數(shù)量。在本發(fā)明的另一實(shí)施方式中，以每一傳輸時(shí)間間隔內(nèi)一信道編碼數(shù)據(jù)區(qū)塊的速率來(lái)儲(chǔ)存編碼數(shù)據(jù)至一存儲(chǔ)器，其中，傳輸時(shí)間間隔是從一組預(yù)設(shè)數(shù)值選擇，存儲(chǔ)器包括多個(gè)存儲(chǔ)器行，且每一存儲(chǔ)器行具有預(yù)設(shè)數(shù)量的比特，預(yù)設(shè)數(shù)量的比特是根據(jù)傳輸時(shí)間間隔預(yù)設(shè)數(shù)值組來(lái)決定。對(duì)于數(shù)據(jù)區(qū)塊的末端非對(duì)準(zhǔn)數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端的每一數(shù)據(jù)區(qū)塊而言，在數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特至數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端，使得最后存儲(chǔ)器行由部分的數(shù)據(jù)區(qū)塊與一或多個(gè)填充比特所填滿。以一或多個(gè)相等尺寸段來(lái)讀取數(shù)據(jù)區(qū)塊及填充比特。實(shí)施方式更包括一或多個(gè)以下特征。每一傳輸時(shí)間間隔值等于丁0*2"毫37秒，TO表示預(yù)設(shè)時(shí)間間隔，N表示在由O至M的范圍中的一整數(shù)，M為正整數(shù)。儲(chǔ)存編碼數(shù)據(jù)的步驟、儲(chǔ)存填充比特的步驟以及讀取數(shù)據(jù)區(qū)塊以及填充比特的步驟符合時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)標(biāo)準(zhǔn)或?qū)拵Тa分多址存取(WidebandCodeDivisionMultipleAccess,W-CDMA)標(biāo)準(zhǔn)。在輸入數(shù)據(jù)上執(zhí)行比特速率處理前端處理，以產(chǎn)生編碼數(shù)據(jù)。在從存儲(chǔ)器讀取的數(shù)據(jù)段上執(zhí)行比特速率處理后端處理。在數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特至信道編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端的步驟執(zhí)行不需計(jì)算被儲(chǔ)存的填充比特的數(shù)量。在本發(fā)明的另一實(shí)施方式中，存儲(chǔ)器包括多個(gè)存儲(chǔ)器行，每一存儲(chǔ)器行具有預(yù)設(shè)數(shù)量的比特。第一電路系統(tǒng)用以將與無(wú)線傳輸鏈相關(guān)的傳輸信道的數(shù)據(jù)區(qū)塊儲(chǔ)存至存儲(chǔ)器。對(duì)于具有多個(gè)字元且比特的數(shù)量非預(yù)設(shè)數(shù)量的整數(shù)倍的每一數(shù)據(jù)區(qū)塊而言，第一電路系統(tǒng)在數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特至信道編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端。第二電路系統(tǒng)以一或多個(gè)相等尺寸的段從存儲(chǔ)器讀取數(shù)據(jù)區(qū)塊以及填充比特。實(shí)施履行更包括一或多個(gè)以下特征。對(duì)于與無(wú)線傳輸鏈相關(guān)的每一有效傳輸信道而言，第一電路系統(tǒng)在每一與各自所述有效信道相關(guān)的傳輸時(shí)間間隔，儲(chǔ)存一數(shù)據(jù)區(qū)塊至存儲(chǔ)器。第一電路系統(tǒng)依據(jù)一電信標(biāo)準(zhǔn)處理數(shù)據(jù)，且電信標(biāo)準(zhǔn)指定傳輸時(shí)間間隔為T(mén)(^2W毫秒，TO表示預(yù)設(shè)時(shí)間間隔，N表示在由0至M的范圍中的任一整數(shù)，M為正整數(shù)，且各存儲(chǔ)器行包括2M比特。T0等于10毫秒(T0=3)、且M等于3(M=3)。第二電路系統(tǒng)在每一預(yù)設(shè)時(shí)間間隔T0內(nèi)從存儲(chǔ)器讀取一數(shù)據(jù)段。第一電路系統(tǒng)在數(shù)據(jù)區(qū)塊后儲(chǔ)存填充比特至存儲(chǔ)器，不需執(zhí)行計(jì)算在數(shù)據(jù)區(qū)塊的末端后所儲(chǔ)存的填充比特的數(shù)量。第一電路系統(tǒng)與第二電路系統(tǒng)依據(jù)時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)標(biāo)準(zhǔn)處理數(shù)據(jù)。第一電路系統(tǒng)包括信道編碼器。第一電路系統(tǒng)包括比特速率處理前端38處理單元。第二電路系統(tǒng)包括交錯(cuò)器，用以交錯(cuò)來(lái)從存儲(chǔ)器讀取的數(shù)據(jù)。第二電路系統(tǒng)包括比特速率處理后端處理單元。填充比特所具有的比特值可均等于0、均等于l、或者具有隨機(jī)比特值。在本發(fā)明的另一實(shí)施方式中，無(wú)線芯片組用以處理對(duì)應(yīng)上行鏈路傳輸?shù)臄?shù)據(jù)且包括傳輸時(shí)間間隔存儲(chǔ)器、比特速率處理前端處理單元以及比特速率處理后端處理單元。傳輸時(shí)間間隔存儲(chǔ)器包括多個(gè)存儲(chǔ)器行，每一存儲(chǔ)器行具有一預(yù)設(shè)數(shù)量的比特。對(duì)于每一有效傳輸信道而言，比特速率處理前端處理單元在每一傳輸時(shí)間間隔用以將一編碼數(shù)據(jù)區(qū)塊儲(chǔ)存至傳輸時(shí)間間隔存儲(chǔ)器，且對(duì)于具有多個(gè)字元且比特的數(shù)量非所述預(yù)設(shè)數(shù)量的整數(shù)倍的每一編碼數(shù)據(jù)區(qū)塊而言，比特速率處理前端處理單元在編碼數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特，以填滿編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行。比特速率處理后端處理單元以一或多個(gè)相等尺寸的段從存儲(chǔ)器讀取每一數(shù)據(jù)區(qū)塊以及相關(guān)的填充比特。實(shí)施方式更包括一或多個(gè)以下特征。比特速率處理前端處理單元在編碼數(shù)據(jù)區(qū)塊的末端后儲(chǔ)存一或多個(gè)填充比特，以填滿最后一存儲(chǔ)器行，不需執(zhí)行在編碼數(shù)據(jù)區(qū)塊的末端后，計(jì)算所儲(chǔ)存的填充比特的數(shù)量的操作。在本發(fā)明的另一實(shí)施方式中，存儲(chǔ)器包括多個(gè)存儲(chǔ)器行，每一存儲(chǔ)器行具有預(yù)設(shè)數(shù)量的比特。第一電路系統(tǒng)以每一傳輸時(shí)間間隔一編碼數(shù)據(jù)區(qū)塊的速率來(lái)儲(chǔ)存編碼數(shù)據(jù)至存儲(chǔ)器，其中，傳輸時(shí)間間隔是從一組預(yù)設(shè)數(shù)值選擇。將多個(gè)填充比特儲(chǔ)存至存儲(chǔ)器。對(duì)于編碼數(shù)據(jù)區(qū)塊的末端非對(duì)準(zhǔn)編碼數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端的每一編碼數(shù)據(jù)區(qū)塊而言，在數(shù)據(jù)區(qū)塊的末端后，將填充比特儲(chǔ)存至數(shù)據(jù)區(qū)塊所占用的最后一存儲(chǔ)器行的末端，而不需計(jì)算填充比特的數(shù)量。第二電路系統(tǒng)以一或多個(gè)相等尺寸的段讀取數(shù)據(jù)區(qū)塊以及填充比特。在本發(fā)明的另一實(shí)施方式中，提供至少兩組寄存器，每一組寄存器用來(lái)儲(chǔ)存一組時(shí)隙配置參數(shù)。儲(chǔ)存器用來(lái)儲(chǔ)存一序列的多個(gè)時(shí)隙配置組識(shí)別符，其中，每一時(shí)隙配置組識(shí)別符用來(lái)識(shí)別多組寄存器其中的一組，且每一時(shí)隙配置組識(shí)別符對(duì)應(yīng)一時(shí)隙。芯片速率處理單元用來(lái)在多個(gè)時(shí)隙期間內(nèi)處理一數(shù)據(jù)流，其中，在每一時(shí)隙中，芯片速率處理單元根據(jù)儲(chǔ)存在此組寄存器內(nèi)且與對(duì)應(yīng)時(shí)隙的時(shí)隙配置組識(shí)別符相關(guān)的一組時(shí)隙配置參數(shù)來(lái)配置。實(shí)施方式更包括一或多個(gè)以下特征。芯片速率處理單元對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。每一組時(shí)隙配置參數(shù)包括擾亂編碼、擴(kuò)頻編碼、擴(kuò)頻因子以及功率控制信息中至少一者。芯片速率處理單元依據(jù)碼分多址存取(CodeDivisionMultipleAccess,CDMA)標(biāo)準(zhǔn)、寬帶碼分多址存取(WidebandCodeDivisionMultipleAccess,W-CDMA)標(biāo)準(zhǔn)以及時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess，TD-SCDMA)標(biāo)準(zhǔn)操作。至少一寄存器群組包括5組寄存器，以儲(chǔ)存5組時(shí)隙配置參數(shù)，來(lái)配置芯片速率處理單元，以處理一個(gè)子幀的5個(gè)上行鏈路時(shí)隙。每一組寄存器在一頻率周期內(nèi)由芯片速率處理單元來(lái)存取。多組時(shí)隙配置參數(shù)以一排序儲(chǔ)存在儲(chǔ)存器，其中，此排序與用來(lái)配置芯片速率處理單元的多組時(shí)隙配置參數(shù)所使用的排序相異。復(fù)用器用以多路傳輸來(lái)自寄存器組的多組時(shí)隙配置參數(shù)，其中，每一時(shí)隙內(nèi)，復(fù)用器根據(jù)識(shí)別符序列來(lái)選擇多組時(shí)隙配置參數(shù)中之一者，且將選擇的一組時(shí)隙配置參數(shù)傳送至芯片速率處理單元。用來(lái)儲(chǔ)存識(shí)別符序列的儲(chǔ)存器包括先進(jìn)先出隊(duì)列。數(shù)據(jù)處理器用以執(zhí)行軟件以將多組時(shí)隙配置參數(shù)寫(xiě)入至寄存器群組，并且使待寫(xiě)入的辨別符來(lái)控制由芯片速率處理單元執(zhí)行的數(shù)據(jù)流的處理。在本發(fā)明的另一實(shí)施方式中，第一儲(chǔ)存器用以儲(chǔ)存至少兩組配置參數(shù)。第二儲(chǔ)存器用以儲(chǔ)存一序列的識(shí)別符，且每一識(shí)別符對(duì)應(yīng)一組配置參數(shù)。特殊目的數(shù)據(jù)處理器用以處理一數(shù)據(jù)流，其中，特殊目的數(shù)據(jù)處理器根據(jù)與上述一序列的識(shí)別符相關(guān)的多組配置參數(shù)，在不同的時(shí)間期間內(nèi)做不同的配置。通用數(shù)據(jù)處理器用以將多組配置參數(shù)寫(xiě)入至第一儲(chǔ)存器且將一序列的識(shí)別符寫(xiě)入至第二儲(chǔ)存器，以控制由特殊目的數(shù)據(jù)處理器所執(zhí)行的數(shù)據(jù)流的處理。實(shí)施方式更包括一或多個(gè)以下特征。特殊目的數(shù)據(jù)處理器包括上行鏈路芯片速率處理器。第一儲(chǔ)存器包括多組寄存器，且多組寄存器可由特殊目的數(shù)據(jù)處理器通過(guò)復(fù)用器來(lái)存取，且每一組寄存器儲(chǔ)存一組配置參數(shù)。第一儲(chǔ)存器在一頻率周期內(nèi)由特殊目的數(shù)據(jù)處理器來(lái)存取。第二儲(chǔ)存器包括先進(jìn)先出隊(duì)列。在一序列的多個(gè)識(shí)別符中的每一者對(duì)應(yīng)一序列的時(shí)隙中之一者，且通過(guò)使一序列的識(shí)別符多次包括相同識(shí)別符，同一組配置參數(shù)可重新用于相異的時(shí)隙。每一組配置參數(shù)包括擾亂編碼、擴(kuò)頻編碼、擴(kuò)頻因子以及功率控制信息中至少一者。在本發(fā)明的另一實(shí)施方式中，至少兩組時(shí)隙配置參數(shù)寫(xiě)入至少兩組寄存器，每一時(shí)隙配置參數(shù)具有關(guān)于在一時(shí)隙期間內(nèi)，數(shù)據(jù)如何被芯片速率處理單元處理的信息。且一序列的多個(gè)識(shí)別符寫(xiě)入第二儲(chǔ)存器，其中，每一識(shí)別符與多個(gè)組寄存器的一組相關(guān)。在多個(gè)時(shí)隙中的每一者內(nèi)，根據(jù)一序列的識(shí)別符來(lái)選擇儲(chǔ)存在一組寄存器內(nèi)的一組時(shí)隙配置參數(shù)，根據(jù)選擇的一組時(shí)隙配置參數(shù)來(lái)配置芯片速率處理單元，且使用芯片速率處理單元來(lái)處理數(shù)據(jù)。實(shí)施方式更包括一或多個(gè)以下特征。寫(xiě)入至少兩組時(shí)隙配置參數(shù)的步驟包括寫(xiě)入5組時(shí)隙配置參數(shù)，以配置芯片速率處理器單元來(lái)處理子幀的5個(gè)上行鏈路時(shí)隙。使用芯片速率處理單元來(lái)處理數(shù)據(jù)的步驟包括對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。芯片速率處理單元依據(jù)碼分多址存取(CodeDivisionMultipleAccess,CDMA)標(biāo)準(zhǔn)、寬帶碼分多址存取(WidebandCodeDivisionMultipleAccess,W-CDMA)標(biāo)準(zhǔn)、或者時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)標(biāo)準(zhǔn)操作。多路傳輸多組時(shí)隙配置參數(shù)，以選擇一組時(shí)隙配置參數(shù)來(lái)配置芯片速率處理單元。在數(shù)據(jù)處理器內(nèi)執(zhí)行軟件，以指明將哪組時(shí)隙配置參數(shù)寫(xiě)入至第一儲(chǔ)存器且將哪些識(shí)別符寫(xiě)入至第二儲(chǔ)存器。寫(xiě)入一序列的識(shí)別符的步驟包括將一序列的識(shí)別符寫(xiě)入先進(jìn)先出隊(duì)列。多次具有一相同識(shí)別符的一序列的識(shí)別符寫(xiě)入至第二儲(chǔ)存器，以重新利用儲(chǔ)存在對(duì)應(yīng)多個(gè)相同識(shí)別符的一組寄存器中的一組時(shí)隙配置參數(shù)，而不需多次將此組時(shí)隙配置參數(shù)重新寫(xiě)入至一組寄存器。寫(xiě)入多個(gè)時(shí)隙配置參數(shù)的步驟包括寫(xiě)入擾亂編碼、擴(kuò)頻編碼、擴(kuò)頻因子以及功率控制信息中至少一者。在本發(fā)明的另一實(shí)施方式中，使用特殊目的處理器來(lái)處理數(shù)據(jù)流。當(dāng)在一時(shí)間內(nèi)處理數(shù)據(jù)流時(shí)，通過(guò)將兩或多組配置參數(shù)寫(xiě)入第一儲(chǔ)存器；將一序列的識(shí)別符寫(xiě)入至第二儲(chǔ)存器，其中，每一識(shí)別符與一組配置參數(shù)相關(guān)；以及根據(jù)在相異時(shí)間期間內(nèi)不同組配置參數(shù)來(lái)使特殊目的處理器做不同的配置，且使用此序列的識(shí)別符來(lái)決定一序列，此序列中，相異的多組配置參數(shù)用以配置特殊目的處理器，從而使用通用處理器來(lái)控制特殊目的處理器的配置。實(shí)施方式更包括一或多個(gè)以下特征。特殊目的處理器包括芯片速率處理器。將兩或多組配置參數(shù)組寫(xiě)入第一儲(chǔ)存器的步驟包括將兩或多組配置參數(shù)寫(xiě)入至兩或多組寄存器，且每一組寄存器儲(chǔ)存一組配置參數(shù)。將一序列的識(shí)別符寫(xiě)入至第二儲(chǔ)存器的步驟包括將一序列的識(shí)別符寫(xiě)入至先進(jìn)先出隊(duì)列。每一配置參數(shù)組包括擾亂編碼、擴(kuò)頻編碼、擴(kuò)頻因子以及功率控制信息中至少一者。通用處理器執(zhí)行軟件以決定哪一組配置參數(shù)將寫(xiě)入至第一儲(chǔ)存器以及哪些識(shí)別符將儲(chǔ)存至第二儲(chǔ)存器，來(lái)使能特殊目的處理器根據(jù)電信協(xié)議來(lái)處理數(shù)據(jù)流。此電信協(xié)議包括碼分多址存取(CodeDivisionMultipleAccess,CDMA)、寬帶碼分多址存取(WidebandCodeDivisionMultipleAccess,W-CDMA)標(biāo)準(zhǔn)、或者時(shí)分同步的碼分多址存取(TimeDivision-SynchronousCodeDivisionMultipleAccess,TD-SCDMA)標(biāo)準(zhǔn)。本發(fā)明的其它方面、特征及其結(jié)合可以方法、裝置、系統(tǒng)、執(zhí)行裝置、程序產(chǎn)品或者其它方式表示。雖然前文已討論一些例子，但其它實(shí)施或應(yīng)用也可在權(quán)利要求的精神內(nèi)。42此處所敘述的本發(fā)明的多種方面可以多種方法的任一來(lái)實(shí)施。例如，前述的多種組件可以硬件、固件、軟件、或其結(jié)合來(lái)實(shí)施。圖6所示的TTI存儲(chǔ)器架構(gòu)并不限制使用在上行鏈路傳輸鏈中，可用在其它目的。多個(gè)主站共享雙端口存儲(chǔ)器而不需使用仲裁器來(lái)仲裁對(duì)雙端口存儲(chǔ)器存取(如圖9所示)，可使用在其它系統(tǒng)。時(shí)隙配置組及觸發(fā)器FIFO(如圖13所示)在配置不同種類(lèi)控制器與數(shù)據(jù)處理器下可用來(lái)提供靈活度。在圖9的例子中，傳輸幀存儲(chǔ)器170可由被多個(gè)主站所存取的其它存儲(chǔ)器來(lái)取代，上行鏈路BRP硬件172、上行鏈路CRP硬件166以及DSP軟件232可以其它種類(lèi)主站來(lái)取代。以上所述僅為本發(fā)明的較佳實(shí)施方式，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。權(quán)利要求1.一種無(wú)線裝置，其特征在于，所述無(wú)線裝置包括雙端口幀存儲(chǔ)器，具有第一存取端口以及第二存取端口，其中，數(shù)據(jù)可通過(guò)所述第一存取端口寫(xiě)入至所述雙端口幀存儲(chǔ)器，同時(shí)，數(shù)據(jù)可通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出；比特速率處理器，用以在輸入數(shù)據(jù)上執(zhí)行比特速率處理，且將所述比特速率處理所獲得的數(shù)據(jù)通過(guò)所述第一存取端口寫(xiě)入至所述雙端口幀存儲(chǔ)器；芯片速率處理器，用以通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從所述雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理；以及數(shù)據(jù)處理器，用以執(zhí)行軟件應(yīng)用，所述軟件應(yīng)用通過(guò)所述第一存取端口寫(xiě)入數(shù)據(jù)至所述雙端口幀存儲(chǔ)器，且通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。2.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述比特速率處理器在所述輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射中至少一者。3.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述芯片速率處理器對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。4.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述無(wú)線裝置更包括第一復(fù)用器與第二復(fù)用器，所述第一復(fù)用器用以多路傳輸來(lái)自所述比特速率處理器及所述軟件應(yīng)用的多個(gè)寫(xiě)入請(qǐng)求，且所述第二復(fù)用器用以多路傳輸來(lái)自所述芯片速率處理器及所述軟件應(yīng)用的多個(gè)讀出請(qǐng)求。5.如權(quán)利要求4所述的無(wú)線裝置，其特征在于，所述比特速率處理器與所述芯片速率處理器具有比所述軟件應(yīng)用更高的優(yōu)先權(quán)，使得所述第一復(fù)用器只有當(dāng)所述比特速率處理器不對(duì)所述雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入時(shí)才允許所述軟件應(yīng)用對(duì)所述雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入，且只有當(dāng)所述芯片速率處理器不從所述雙端口幀存儲(chǔ)器進(jìn)行讀出時(shí)才允許所述軟件應(yīng)用從所述雙端口幀存儲(chǔ)器進(jìn)行讀出。6.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述軟件應(yīng)用具有關(guān)于所述比特速率處理器的操作的信息，且所述軟件應(yīng)用在所述比特速率處理器不對(duì)所述雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入的多個(gè)時(shí)間期間內(nèi)配置為對(duì)所述雙端口幀存儲(chǔ)器進(jìn)行寫(xiě)入。7.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述軟件應(yīng)用具有關(guān)于所述芯片速率處理器的操作的信息，且所述軟件應(yīng)用在所述芯片速率處理器不從所述雙端口幀存儲(chǔ)器進(jìn)行讀出的多個(gè)時(shí)間期間內(nèi)配置為從所述雙端口幀存儲(chǔ)器進(jìn)行讀出。8.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述比特速率處理器與所述芯片速率處理器根據(jù)碼分多址存取標(biāo)準(zhǔn)、寬帶碼分多址存取標(biāo)準(zhǔn)以及時(shí)分同步的碼分多址存取標(biāo)準(zhǔn)中至少一者來(lái)處理數(shù)據(jù)。9.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述雙端口幀存儲(chǔ)器包括第一緩沖器，用以儲(chǔ)存第一幀的數(shù)據(jù)，且包括第二緩沖器，用以儲(chǔ)存第二幀的數(shù)據(jù)。10.如權(quán)利要求9所述的無(wú)線裝置，其特征在于，在一些時(shí)間期間，所述比特速率處理器對(duì)所述第一緩沖器進(jìn)行寫(xiě)入且所述芯片速率處理器從所述第二緩沖器進(jìn)行讀出，且在其它時(shí)間期間，所述比特速率處理器對(duì)所述第二緩沖器進(jìn)行寫(xiě)入且所述芯片速率處理器從所述第一緩沖器進(jìn)行讀出。11.如權(quán)利要求9所述的無(wú)線裝置，其特征在于，所述第一緩沖器包括第一部分，用來(lái)儲(chǔ)存與第一子幀相關(guān)的數(shù)據(jù)，且包括第二部分，用來(lái)儲(chǔ)存與第二子幀相關(guān)的數(shù)據(jù)，所述第一部分包括5個(gè)段，且每一所述段儲(chǔ)存與所述第一子幀的5個(gè)有效時(shí)隙之一者相關(guān)的數(shù)據(jù)，以及所述第二部分包括5個(gè)段，且每一所述段儲(chǔ)存與所述第二子幀的5個(gè)有效時(shí)隙之一者相關(guān)的數(shù)據(jù)。12.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述雙端口幀存儲(chǔ)器劃分成多個(gè)段，每一所述段與一時(shí)隙相關(guān)，且當(dāng)擴(kuò)頻因子大于1時(shí)，每一所述段儲(chǔ)存與至少兩個(gè)物理信道相關(guān)的數(shù)據(jù)。13.如權(quán)利要求12所述的無(wú)線裝置，其特征在于，當(dāng)所述擴(kuò)頻因子等于1或在一時(shí)隙內(nèi)僅有一個(gè)物理信道時(shí)，每一所述段儲(chǔ)存與單一物理信道相關(guān)的數(shù)據(jù)。14.如權(quán)利要求l所述的無(wú)線裝置，其特征在于，所述軟件應(yīng)用也在所述輸入數(shù)據(jù)上執(zhí)行所述比特速率處理，且通過(guò)所述第一存取端口將所述比特速率處理所獲得的數(shù)據(jù)寫(xiě)入至所述雙端口幀存儲(chǔ)器。15.如權(quán)利要求14所述的無(wú)線裝置，其特征在于，所述比特速率處理器執(zhí)行對(duì)應(yīng)第一信道的所述比特速率處理，且所述軟件應(yīng)用執(zhí)行對(duì)應(yīng)第二信道的所述比特速率處理。16.如權(quán)利要求15所述的無(wú)線裝置，其特征在于，所述第一與所述第二信道包括傳輸信道以及控制信道。17.如權(quán)利要求14所述的無(wú)線裝置，其特征在于，第一信道及第二信道與時(shí)隙相關(guān)，所述比特速率處理器與所述數(shù)據(jù)處理器操作在三個(gè)模式下，其中在第一個(gè)模式中，所述軟件應(yīng)用執(zhí)行對(duì)應(yīng)所述第一信道與所述第二信道的比特速率處理；在第二個(gè)模式中，所述比特速率處理器執(zhí)行對(duì)應(yīng)所述第一與所述第二信道的比特速率處理；以及在第三個(gè)模式中，所述比特速率處理器執(zhí)行對(duì)應(yīng)所述第一信道的比特速率處理，且所述軟件應(yīng)用執(zhí)行對(duì)應(yīng)所述第二信道的比特速率處理。18.如權(quán)利要求14所述的無(wú)線裝置，其特征在于，所述比特速率處理器使用固定算法來(lái)執(zhí)行所述比特速率處理，且所述軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行所述比特速率處理。19.如權(quán)利要求1所述的無(wú)線裝置，其特征在于，所述軟件應(yīng)用也對(duì)通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)進(jìn)行所述芯片速率處理。20.如權(quán)利要求19所述的無(wú)線裝置，其特征在于，所述芯片速率處理器執(zhí)行對(duì)應(yīng)第一時(shí)隙的所述芯片速率處理，且所述軟件應(yīng)用執(zhí)行對(duì)應(yīng)第二時(shí)隙的所述芯片速率處理。21.如權(quán)利要求19所述的無(wú)線裝置，其特征在于，所述芯片速率處理器使用固定算法來(lái)執(zhí)行所述芯片速率處理，且所述軟件應(yīng)用使用可更新的軟件編碼所指定的算法來(lái)執(zhí)行所述芯片速率處理。22.—種無(wú)線通信方法，其特征在于，所述無(wú)線通信方法包括使用比特速率處理器執(zhí)行比特速率處理且通過(guò)雙端口幀存儲(chǔ)器的第一存取端口將所述比特速率處理所獲得的數(shù)據(jù)寫(xiě)入所述雙端口幀存儲(chǔ)器，其中，所述雙端口幀存儲(chǔ)器允許通過(guò)所述第一存取端口將數(shù)據(jù)寫(xiě)入至所述雙端口幀存儲(chǔ)器，同時(shí)通過(guò)所述雙端口幀存儲(chǔ)器的第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)；通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且使用芯片速率處理器對(duì)從所述雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理；以及在數(shù)據(jù)處理器上執(zhí)行軟件應(yīng)用，其中，所述軟件應(yīng)用通過(guò)所述第一存取端口寫(xiě)入數(shù)據(jù)至所述雙端口幀存儲(chǔ)器，且通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。23.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，執(zhí)行所述比特速率處理的步驟包括在輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射中至少一者。24.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，執(zhí)行所述芯片速率處理的步驟包括對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)。25.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括多路傳輸來(lái)自所述比特速率處理器及所述軟件應(yīng)用的多個(gè)寫(xiě)入請(qǐng)求，且多路傳輸來(lái)自所述芯片速率處理器及所述軟件應(yīng)用的多個(gè)讀出請(qǐng)求。26.如權(quán)利要求25所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括給予所述比特速率處理器比所述軟件應(yīng)用更高的優(yōu)先權(quán)，且當(dāng)所述比特速率處理器正對(duì)所述雙端口幀存儲(chǔ)器寫(xiě)入時(shí)阻止所述軟件應(yīng)用對(duì)所述雙端口幀存儲(chǔ)器寫(xiě)入。27.如權(quán)利要求25所述的無(wú)線通信方法，其特征在于，更包括給予所述芯片速率處理器比所述軟件應(yīng)用更高的優(yōu)先權(quán)，且當(dāng)所述芯片速率處理器正從所述雙端口幀存儲(chǔ)器讀出時(shí)阻止所述軟件應(yīng)用從所述雙端口幀存儲(chǔ)器讀出。28.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述軟件應(yīng)用來(lái)控制所述比特速率處理器的操作，且當(dāng)所述比特速率處理器不對(duì)所述雙端口幀存儲(chǔ)器寫(xiě)入時(shí)，使用所述軟件應(yīng)用來(lái)對(duì)所述雙端口幀存儲(chǔ)器寫(xiě)入。29.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述軟件應(yīng)用來(lái)控制所述芯片速率處理器的操作，且當(dāng)所述芯片速率處理器不從所述雙端口幀存儲(chǔ)器讀出時(shí)，使用所述軟件應(yīng)用來(lái)對(duì)所述雙端口幀存儲(chǔ)器讀出。30.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，執(zhí)行所述比特速率處理與所述芯片速率處理的步驟包括根據(jù)碼分多址存取標(biāo)準(zhǔn)、寬帶碼分多址存取標(biāo)準(zhǔn)以及時(shí)分同步的碼分多址存取標(biāo)準(zhǔn)中至少一者來(lái)處理數(shù)據(jù)。31.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括將第一幀的數(shù)據(jù)寫(xiě)入至所述雙端口幀存儲(chǔ)器的第一段，且包括將第二幀的數(shù)據(jù)寫(xiě)入至所述雙端口幀存儲(chǔ)器的第二段。32.如權(quán)利要求31所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括，在第一時(shí)間期間，使用所述比特速率處理器來(lái)將數(shù)據(jù)寫(xiě)入所述第一段且使用所述芯片速率處理器從所述第二段讀出數(shù)據(jù)，在第二時(shí)間期間，使用所述比特速率處理器來(lái)將數(shù)據(jù)寫(xiě)入所述第二段且使用所述芯片速率處理器從所述第一段讀出數(shù)據(jù)。33.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述軟件應(yīng)用來(lái)對(duì)輸入數(shù)據(jù)執(zhí)行所述比特速率處理，且將所述比特速率處理所獲得的數(shù)據(jù)通過(guò)所述第一存取端口寫(xiě)入至所述雙端口幀存儲(chǔ)器。34.如權(quán)利要求33所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述比特速率處理器來(lái)對(duì)與第一信道相關(guān)的數(shù)據(jù)執(zhí)行所述比特速率處理，且使用所述軟件應(yīng)用來(lái)對(duì)與第二信道相關(guān)的數(shù)據(jù)執(zhí)行所述比特速率處理。35.如權(quán)利要求33所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述比特速率處理器并使用固定算法來(lái)執(zhí)行所述比特速率處理，且使用所述軟件應(yīng)用并以可更新的軟件編碼所指定的算法來(lái)執(zhí)行所述比特速率處理。36.如權(quán)利要求22所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述軟件應(yīng)用來(lái)通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從所述雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行所述芯片速率處理。37.如權(quán)利要求36所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述芯片速率處理器來(lái)對(duì)與第一時(shí)隙相關(guān)的數(shù)據(jù)執(zhí)行所述芯片速率處理，且使用所述軟件應(yīng)用來(lái)對(duì)與第二時(shí)隙相關(guān)的數(shù)據(jù)執(zhí)行所述芯片速率處理。38.如權(quán)利要求36所述的無(wú)線通信方法，其特征在于，所述無(wú)線通信方法更包括使用所述芯片速率處理器并使用固定算法來(lái)執(zhí)行所述芯片速率處理，且使用所述軟件應(yīng)用并以可更新的軟件編碼所指定的算法來(lái)執(zhí)行所述芯片速率處理。39.—種無(wú)線裝置，其特征在于，所述無(wú)線裝置包括-雙端口幀存儲(chǔ)器，具有第一存取端口以及第二存取端口，其中，數(shù)據(jù)可通過(guò)所述第一存取端口寫(xiě)入至所述雙端口幀存儲(chǔ)器，同時(shí)，數(shù)據(jù)可通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出；比特速率處理器，用以在輸入數(shù)據(jù)上執(zhí)行比特速率處理，且將所述比特速率處理所獲得的數(shù)據(jù)通過(guò)所述第一存取端口寫(xiě)入至所述雙端口幀存儲(chǔ)器，其中，所述比特速率處理包括在所述輸入數(shù)據(jù)上執(zhí)行信道編碼、交錯(cuò)、速率匹配以及物理信道映射中至少一者；芯片速率處理器，用以通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)，且對(duì)從所述雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理，其中，所述芯片速率處理包括對(duì)來(lái)自多個(gè)物理信道的數(shù)據(jù)執(zhí)行擴(kuò)頻、擾亂及結(jié)合中至少一者，以準(zhǔn)備用于上行鏈路傳輸?shù)臄?shù)據(jù)；傳送器，用以無(wú)線傳送信號(hào)，且所述信號(hào)是從所述芯片速率處理所獲得的數(shù)據(jù)取得；以及通用數(shù)字信號(hào)處理器，用以執(zhí)行軟件應(yīng)用，以控制所述比特速率處理器與所述芯片速率處理器的操作，所述軟件應(yīng)用用以通過(guò)所述第一存取端口寫(xiě)入數(shù)據(jù)至所述雙端口幀存儲(chǔ)器，且通過(guò)所述第二存取端口從所述雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。全文摘要本發(fā)明涉及無(wú)線裝置以及無(wú)線通信方法。所述的無(wú)線裝置，包括雙端口幀存儲(chǔ)器，其具有第一及第二存取端口，數(shù)據(jù)可通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器，同時(shí)數(shù)據(jù)可通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出；比特速率處理器在輸入數(shù)據(jù)上執(zhí)行比特速率處理且將比特速率處理所獲得的數(shù)據(jù)通過(guò)第一存取端口寫(xiě)入至雙端口幀存儲(chǔ)器；芯片速率處理器通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)且對(duì)從雙端口幀存儲(chǔ)器讀出的數(shù)據(jù)執(zhí)行芯片速率處理；以及數(shù)據(jù)處理器執(zhí)行軟件應(yīng)用，軟件應(yīng)用通過(guò)第一存取端口寫(xiě)入數(shù)據(jù)至雙端口幀存儲(chǔ)器且通過(guò)第二存取端口從雙端口幀存儲(chǔ)器讀出數(shù)據(jù)。本發(fā)明的無(wú)線裝置以及無(wú)線通信方法減少了芯片設(shè)計(jì)的復(fù)雜度。文檔編號(hào)H04L1/00GK101465713SQ20081018568公開(kāi)日2009年6月24日申請(qǐng)日期2008年12月19日優(yōu)先權(quán)日2007年12月20日發(fā)明者如斯·梅斯特肯,托馬斯·F·豪,提摩太·佩林·費(fèi)雪-杰夫斯,普瑞何拉得·帕那索塔,迪帕克·馬修申請(qǐng)人:聯(lián)發(fā)科技股份有限公司