專利名稱：：多項式插值裝置及其轉(zhuǎn)置裝置的制作方法
技術領域：
：本發(fā)明涉及的是信息處理
技術領域：
的裝置，具體地說，涉及的是一種多項式插值裝置及其轉(zhuǎn)置裝置。
背景技術：
：數(shù)字插值即在兩點或多點之間，通過控制插值變量，在已知的點與點之間插出需要的值，也可以在所有己知點之外插值。由于通常是在點與點之間插值，因此插值器也叫內(nèi)插器。數(shù)字插值器在通信、信號處理等領域里有著廣泛的應用。該技術可以應用到圖像處理、視頻處理、全數(shù)字接收機中的采樣鐘同步(定時同步)、正交頻分復用(0F躍)系統(tǒng)中的信道估計與均衡等。數(shù)字插值在數(shù)字通信和信號處理領域即為濾波。對信號的時域插值可以用于定時同步，這可以等效為信號在頻域中的相位旋轉(zhuǎn)；對信號的頻域插值可以用于載波同步，在多載波通信系統(tǒng)中可以通過數(shù)字插值在頻域調(diào)整各個子載波的位置，信號的頻域插值可以等效為信號在時域中的相位旋轉(zhuǎn)。對于插值器的設計通常包括兩個主要步驟，一是插值器系數(shù)的獲取，二是根據(jù)系數(shù)用硬件電路實現(xiàn)。插值器系數(shù)的獲取需要通常需要在以下條件下實現(xiàn)物理模型、理想數(shù)學模型、約束條件、設計準則、插值基底和感興趣的區(qū)域。就約束條件而言，通常有時域約束條件，頻域約束條件。拉格朗日約束條件就是一種時域約束條件。就設計準則或代價函數(shù)而言，通常有最小均方差(麗SE)、歸一化最小均方差(N顧SE)、根最小均方差(RMMSE)、峰值失真(P-D)等。就插值基底而言，通常有多項式插值、三角函數(shù)插值。對多項式插值還包括高斯插值、勒讓德插值、拉格朗日插值等。三角函數(shù)插值包括正弦插值、余弦插值、正余弦插值等。在相同的準則、約束和感興趣的區(qū)域的限制下，如果這些插值基底是無限維的，從理論上講，利用這些插值基底都可以無限精度地接近理想的數(shù)學模型，且它們的性能是等價的。然而插值器在具體實現(xiàn)過程中，不可能用無限維的基底去線性表示它，因此即使同是多項式插值，甚至在相同的約束條件下，且感興趣的區(qū)域相同，只要插值基底不同，其性能也可能是不同的。在硬件實現(xiàn)插值器時，總是希望設計的復雜性越小越好；總希望降低硬件實現(xiàn)的資源開銷，降低能耗以利于便攜式接收?；谌呛瘮?shù)的插值器在相同的階數(shù)條件下性能略優(yōu)于基于多項式插值的插值器，但是實現(xiàn)此插值器必須設計正弦或余弦函數(shù)的査找表，還需要計算輸入信號的傅立葉級數(shù)。因此，在數(shù)字通信系統(tǒng)中，多項式插值可能是實現(xiàn)分數(shù)時延插值器最有效的插值器，因為它可以用Farrow插值裝置來降低插值器實現(xiàn)的復雜性。Farrow插值裝置是1988年由C.W.Farrow提出的。它可以用于實現(xiàn)多項式插值，圖4給出了典型的Farrow插值裝置的示意圖。它由一組(M+l)個的分支濾波器構(gòu)成，每一個分支用傳統(tǒng)的橫向抽頭濾波器實現(xiàn)，包含了2N個抽頭，其中M是插值器的最高次冪，也即階數(shù)，N為插值器的長度。Farrow插值裝置被廣泛應用于通信和信號處理的各個方面，包括全數(shù)字接收機中的采樣鐘同步(定時同步)、正交頻分復用(OFDM)系統(tǒng)中的信道估計與均衡等。在Farrow的基礎上，C.K.S.Pun,Y.C.Wu,S.C.Chan,和K.L.Ho，在2003年的Signalprocessingletters(信號處理快報)發(fā)表的文章〃0nthedesignandefficientimplementationoftheFarrowstructure"(設計禾口有效地實現(xiàn)Farrow結(jié)構(gòu))中，對Farrow插值裝置中的各個分支FIR濾波進行轉(zhuǎn)置，使得輸入數(shù)據(jù)能在同一時刻進入各個濾波器的抽頭量化器中，以便于統(tǒng)一地對抽頭系數(shù)進行循環(huán)移位，再簡化硬件。另外D.Babic，.Vesma,T.Saramaki,和M.Renfor，在2002年CircuitsandSystems,2002.ISCAS2002.IEEEInternationalSymposiumon(IEEEE2002年電路與系統(tǒng)國際研討會)上發(fā)表的論文〃ImpleraentationofthetransposedFarrowstructure"(Farrow轉(zhuǎn)置結(jié)構(gòu)的實現(xiàn))中，對Farrow插值裝置進行了整體轉(zhuǎn)置，除了使得輸入數(shù)據(jù)能在同一時刻進入各個濾波器的抽頭量化器中以簡化硬件以外，還可以同時完成數(shù)據(jù)的抽取工作，使得插值器可以工作在更低的速率之上。但是，由于Farrow插值裝置和一個大小為(M+l)X2N的系數(shù)矩陣1^+1^—一對應，系數(shù)總共有2MN+2N個。那么在具體用硬件實現(xiàn)時，需要同時考慮所有的這些插值系數(shù)。以上提及的兩種方法都沒有從系數(shù)的個數(shù)上對Farrow插值裝置進行根本性的優(yōu)化。
發(fā)明內(nèi)容本發(fā)明針對現(xiàn)有技術的不足，提供了一種多項式插值裝置及其轉(zhuǎn)置裝置，在相同的插值性能條件下，采用該插值裝置具有更少的系數(shù)，可以用更少的硬件資源實現(xiàn)多項式插值，易于實現(xiàn)低功耗的硬件設計等優(yōu)點。本發(fā)明裝置可以滿足在圖像處理、視頻處理、全數(shù)字接收機中的采樣鐘同步(定時同步)、正交頻分復用(OFDM)系統(tǒng)中的信道估計等
技術領域：
對最佳多項式插值的需求。本發(fā)明是通過以下技術方案實現(xiàn)的本發(fā)明所涉及的多項式插值裝置，包括第一延時模塊、系數(shù)模塊、第二延時模塊、加法器模塊、乘/加模塊，其中所述的第一延時模塊，與數(shù)據(jù)輸入和系數(shù)模塊分別相連，是一個有M-1行的延時模塊，除第一行的延時個數(shù)為N-1外，其余各行的個數(shù)為2N—1，總共有大小為2MN-3N-M+1個延時單元；其中M是插值器的最高次冪(階數(shù))，N為插值器的長度；所述的系數(shù)模塊，與第一延時模塊和第二延時模塊分別相連，是一個有M-1行的系數(shù)模塊，除最后一行的系數(shù)個數(shù)為N外其余各行的系數(shù)個數(shù)都為2N;所述的第二延時模塊，與系數(shù)矩陣和加法器模塊相連，是一個有N+2列的延時模塊，且每列分別有2N-1，2N-3，…，5，3，1，1個延時單元的延時模塊，總數(shù)為A^+1個延時單元；所述的加法器模塊與第二延時模塊和乘/加模塊相連，是一個有M列的加法模塊，除最后一列要做2MN-2N+1次加法外，其余列需要做(M-1)(2N-1)次加法；所述的乘/加模塊，與插值間隔輸入、加法器模塊和數(shù)據(jù)輸出相連，是一個乘法器和加法器成對出現(xiàn)的計算單元，即一個計算單元包括一個乘法器和一個加法器，共有M個計算單元。上述裝置中，所述第一延時模塊和系數(shù)模塊構(gòu)成的M-1個FIR濾波器，且第一個FIR濾波器的抽頭個數(shù)小于等于N，其余M-2個FIR濾波器的抽頭個數(shù)小于等于2N-1。本發(fā)明所涉及的多項式插值裝置的轉(zhuǎn)置裝置，包括兩種，一種是對多項式插值裝置中的各分支FIR濾波器轉(zhuǎn)置得到的，即多項式插值分支轉(zhuǎn)置裝置，另一種是對整個多項式插值裝置進行轉(zhuǎn)置得到的，即多項式插值整體轉(zhuǎn)置裝置，以下分別進行說明。本發(fā)明所述的多項式插值分支轉(zhuǎn)置裝置，包括系數(shù)模塊、第三延時模塊、第四延時模塊、加法器模塊、乘/加模塊，其中所述的系數(shù)模塊，與數(shù)據(jù)輸入和第三延時模塊分別相連，是一個有M-l行的系數(shù)模塊，除最后一行的系數(shù)個數(shù)為N外其余各行的系數(shù)個數(shù)都為2N;所述的第三延時模塊，與系數(shù)模塊和第四延時模塊分別相連，是一個有M-1行的延時模塊，除第一行的延時個數(shù)為N-l外，其余各行的個數(shù)為2N—1，總共有大小為2MN-3N-M+1個延時單元；其中M是插值器的最高次冪(階數(shù))，N為插值器的長度；所述的第四延時模塊，與第三延時模塊和加法器模塊相連，是一個有N+2列的延時模塊，且每列分別有2N-1，2N-3，…，5，3，1，2個延時單元的延時模塊，總數(shù)為i^+2個延時單元；所述的加法器模塊與第四延時模塊和乘/加模塊相連，是一個有M列的加法模塊，除最后一列要做2麗-2N+l次加法外，其余列需要做(M-l)(2N-1)次加法；所述的乘/加模塊，與插值間隔輸入、加法器模塊和數(shù)據(jù)輸出相連，是一個乘法器和加法器成對出現(xiàn)的計算單元，即一個計算單元包括一個乘法器和一個加法器，共有M個計算單元。本發(fā)明所述的多項式插值整體轉(zhuǎn)置裝置，包括乘法器模塊、積分傾卸器模塊(I&D模塊)、系數(shù)模塊、加法器模塊、延時線，其中所述的乘法器模塊，與輸入數(shù)據(jù)、輸入插值間隔和積分傾卸器模塊相連，是一個共有M個乘法單元的計算組件；所述的積分傾卸器模塊(I&D模塊)，與乘法器模塊和系數(shù)模塊相連，包含M+l個I&D單元，每個I&D單元對輸入的數(shù)據(jù)進行累加(即數(shù)值積分)，當超過門限時就完全清空單元中的累加數(shù)據(jù)；所述的系數(shù)模塊，與積分傾卸器模塊和加法器模塊相連，是一個有M-1列的系數(shù)模塊，除最后一列的系數(shù)個數(shù)不多于N外，其余各列的系數(shù)個數(shù)都不多于2N個；所述的加法器模塊:與系數(shù)模塊和延時線相連，是一個有M+l列的加法模塊，除第一列含有1個加法器，倒數(shù)第二列含3個加法器，最后一列含2N-1個加法器之外，其余各列含有2N個加法器，總的加法器個數(shù)為2MN-2N+3個；所述的延時線，與加法器模塊和數(shù)據(jù)輸出相連，是一個包含2N-1單位延時的延時線。上述三種結(jié)構(gòu)中的所有系數(shù)的取值范圍為[-0.5，0.5]。本發(fā)明裝置的插值系數(shù)與Farrow插值裝置相比，插值系數(shù)(量化器)個數(shù)由2MN+2N減少為2MN-3N。當M=2時，系數(shù)的個數(shù)從6N個減少到N個；當M=3時，插值系數(shù)的個數(shù)從8N個減少到3N個。由于在實際使用中，插值器的階數(shù)M一般不會大于3，因此本發(fā)明裝置能有效地減少插值系數(shù)的個數(shù)，從而降低多項式插值結(jié)構(gòu)的復雜度。如表1為本發(fā)明的多項式插值裝置與Farrow插值裝置的復雜度比較。本發(fā)明中多項式插值裝置和多項式插值轉(zhuǎn)置裝置，在不增加乘法器個數(shù)的前提下，對傳統(tǒng)的多項式插值結(jié)構(gòu)Farrow插值裝置進行了優(yōu)化?？梢杂行У臏p少插值裝置中的系數(shù)個數(shù)，相應的降低了系統(tǒng)復雜度，從而在實際應用中可以有效的降低成本和節(jié)約能耗，以滿足在圖像處理、視頻處理、全數(shù)字接收機中的采樣鐘同步(定時同步)、正交頻分復用(OFDM)系統(tǒng)中的信道估計等
技術領域：
對低復雜度的多項式插值裝置的需求。表1各種多項式插值裝置的復雜度比較<table>tableseeoriginaldocumentpage9</column></row><table>圖1為本發(fā)明實施例多項式插值裝置結(jié)構(gòu)框圖2為本發(fā)明實施例多項式插值分支轉(zhuǎn)置裝置結(jié)構(gòu)框圖3為本發(fā)明實施例多項式插值整體轉(zhuǎn)置裝置結(jié)構(gòu)框圖4Farrow插值裝置圖5為本發(fā)明實施例多項式插值裝置(M4，N-2)工作原理圖6為本發(fā)明實施例多項式插值分支轉(zhuǎn)置裝置01=2，N=2)工作原理圖7為本發(fā)明實施例多項式插值轉(zhuǎn)置裝置^=2，^2)工作原理圖8為本發(fā)明實施例插值裝置分支轉(zhuǎn)置示意圖9為本發(fā)明實施例插值裝置整體轉(zhuǎn)置示意圖。具體實施例方式下面結(jié)合附圖對本發(fā)明的實施例作詳細說明本實施例在以本發(fā)明技術方案為前提下進行實施，給出了詳細的實施方式和具體的操作過程，但本發(fā)明的保護范圍不限于下述的實施例。如圖4所示，給出了典型的Farrow插值裝置的示意圖。它由一組有(M+l)個分支濾波器構(gòu)成的，每一個分支用傳統(tǒng)的橫向抽頭濾波器實現(xiàn)，包含一個長度為2N-1的延時線、含2N個抽頭系數(shù)的系數(shù)組，以及含2N個加法器的加法器組。如圖l所示，本實施例所涉及的多項式插值裝置I，其輸入包括數(shù)據(jù)輸入和插值間隔輸入；數(shù)據(jù)首先輸入到第一延時模塊1001中，經(jīng)過延時后的數(shù)據(jù)再進入系數(shù)模塊1002放大，然后輸入到第二延時模塊1003中經(jīng)過延時，再輸入到加法器模塊1004進行加和或減法運算，然后輸入到乘/加模塊1005與插值間隔輸入進行乘加運算，最后輸出所需的插值后的數(shù)據(jù)。多項式插值裝置I的具體實施步驟如下第一步如圖1所示的本實施方案所涉及的多項式插值裝置I，數(shù)據(jù)首先輸入到第一延時模塊1001中，1001與數(shù)據(jù)輸入和系數(shù)模塊分別相連，是一個有M-l行的延時模塊，除第一行的延時個數(shù)為N-1夕卜，其余各行的個數(shù)為2N—1，數(shù)據(jù)分別通過每行的延時單元然后輸出到系數(shù)模塊1002;第二步系數(shù)模塊1002中的每一行系數(shù)與第一延時模塊1001中的每一行延時單元對應，從1001輸出的數(shù)據(jù)經(jīng)過系數(shù)模塊1002放大，然后輸出到第二延時模塊1003中；第三步第二延時模塊1003是一個有N+l列的延時模塊，且每列分別有2N-1，2N-3，…，5，3，1,1個延時單元的延時模塊，1002的輸出按列輸出到1003,1003按列對輸入進行延時，再輸出到加法器模塊1004;第四步加法器模塊1004有M列的加法模塊，除最后一列要做2麗-2N+l次加法外，其余列需要做(M-1)(2N-1)次加法器；從1003輸出的數(shù)據(jù)按行再輸入到加法器模塊1004進行加和或減法運算，然后輸出到乘/加模塊1005;第五步乘/加模塊1005包含M個乘法器和M個加法器，乘法器和加法器成對出現(xiàn)；1004輸出的數(shù)據(jù)，與輸入的插值間隔逐步作M次的乘加運算，最后即可輸出所需的插值后的數(shù)據(jù)。如圖2所示，本實施例所涉及的多項式插值分支轉(zhuǎn)置裝置I，它是借鑒了插值器分支濾波器轉(zhuǎn)置的思想，是對多項式插值裝置中的各分支FIR濾波器轉(zhuǎn)置得到的，所述的各分支FIR濾波器是由多項式插值裝置中的第一延時模塊和系數(shù)模塊構(gòu)成的M-l個FIR濾波器構(gòu)成的，對多項式插值裝置中的各分支FIR濾波器進行轉(zhuǎn)置后，如圖8所示，可得到本實施例中的系數(shù)模塊和第三延時模塊。多項式插值分支轉(zhuǎn)置裝置I，其輸入包括數(shù)據(jù)輸入和插值間隔輸入；數(shù)據(jù)首先輸入到系數(shù)模塊2001中，經(jīng)過系數(shù)模塊放大后的數(shù)據(jù)再進入第三延時模塊2002中延時，然后輸入到第四延時模塊2003中再經(jīng)過延時，再輸入到加法器模塊2004進行加和或減法運算，然后輸入到乘/加模塊2005與插值間隔輸入進行乘加運算，最后輸出所需的插值后的數(shù)據(jù)。多項式插值分支轉(zhuǎn)置裝置I的具體實施步驟如下第一步如圖2所示的本實施方案所涉及的多項式插值分支轉(zhuǎn)置裝置I，數(shù)據(jù)首先輸入到系數(shù)模塊2001中，2001與數(shù)據(jù)輸入和第三延時模塊2002分別相連，它是一個有M-1行系數(shù)的系數(shù)模塊；數(shù)據(jù)經(jīng)過2001后被放大；第二步第三延時模塊2002中的每一行延時單元與系數(shù)模塊2001中的每一行系數(shù)對應，除第一行的延時個數(shù)為N-l外，其余各行的個數(shù)為2N—1，從2001輸出的數(shù)據(jù)按行經(jīng)過M-1行的第三延時模塊2002，然后輸出到第四延時模塊2003中；第三步第四延時模塊2003是一個有N+l列的延時模塊，且每列分別有2N-1，2N-3，…，5，3，1，2個延時單元的延時模塊，2002的輸出按列輸入到2003進行延時，再輸出到加法器模塊2004;第四步加法器模塊2004有M列的加法模塊，除最后一列要做2顧-2N+1次加法外，其余列需要做(M-1)(2N-l)次加法器；從2003輸出的數(shù)據(jù)按行再輸入到加法器模塊2004進行加和或減法運算，然后輸出到乘/加模塊2005;第五步乘/加模塊2005包含M個乘法器和M個加法器，乘法器和加法器成對出現(xiàn)；2004輸出的數(shù)據(jù)，與輸入的插值間隔分M次，逐步作乘加運算，最后即可輸出所需的插值后的數(shù)據(jù)。如圖3所示，本實施例所涉及的多項式插值整體轉(zhuǎn)置裝置n，它是借鑒了對插值器整體轉(zhuǎn)置的思想，是對整個多項式插值裝置進行轉(zhuǎn)置得到的，如圖9所示。多項式插值整體轉(zhuǎn)置裝置II,其輸入包括數(shù)據(jù)輸入、插值間隔輸入和溢出控制輸入；數(shù)據(jù)和插值間隔首先輸入到乘法器模塊3001中作乘法運算，然后輸入到積分傾卸器模塊(I&D模塊)3002中，同時溢出控制輸入產(chǎn)生開關信號，控制積分傾卸器模塊3002計算出的數(shù)據(jù)輸出到系數(shù)模塊3003，經(jīng)過系數(shù)模塊3003的放大，再輸入到加法器模塊3004加和或減法運算，然后送入延時線3005后再輸出所需的插值后的數(shù)據(jù)。多項式插值整體轉(zhuǎn)置裝置II的具體實施步驟如下第一步如圖3所示的本實施例所涉及的多項式插值整體轉(zhuǎn)置裝置II。數(shù)據(jù)首先輸入到乘法器模塊3001中，3001是一個有M個乘法單元的乘法器模塊；它與數(shù)據(jù)輸入、插值間隔輸入和積分傾卸器3002分別相連，輸入數(shù)據(jù)在3001中和輸入的插值間隔mu逐級相乘，得到mu從零次冪到M次冪分別與輸入數(shù)據(jù)相第二步V。，、，.…,VM輸入到積分傾卸器3002中分別作累加，積分傾卸器3002含有M+l個I&D單元；當溢出時，通過溢出控制輸入信號產(chǎn)生選通控制信號，再輸出到系數(shù)模塊3003中；數(shù)據(jù)輸出到3003后，清空3002中的累加后的數(shù)據(jù)，重新開始作累加操作第三步:控制積分傾卸器模塊3002計算出的數(shù)據(jù)按列輸出到系數(shù)模塊3003，3003輸入的數(shù)據(jù)在3003中按行分別經(jīng)過系數(shù)模塊中量化器單元的放大，再輸出到加法器模塊3004;第四步從3003輸出的數(shù)據(jù)輸入到加法器模塊3004，3004是一個有M+l列的加法模塊，除第一列含有l(wèi)個加法器，倒數(shù)第二列含3個加法器，最后一列含2N-1個加法器之外，其余各列含有2N個加法器；輸入的數(shù)據(jù)按行(2N行)作加和或減法運算，然后輸出到延時線3005;第五步延時線3005包含2N-1延時單元，從3004輸出2N行數(shù)據(jù)按行輸入到延時線進行分別延時，最后即可輸出所需的插值后的數(shù)據(jù)。應用實例在常用基于單載波的通信系統(tǒng)中，例如ATSC系統(tǒng)，采樣鐘的調(diào)整需要通過對接收到的數(shù)據(jù)內(nèi)插出相應的位于最佳采樣點處的數(shù)據(jù)值。如果采用四個采樣值，那么相應的多項插值器的階數(shù)為2，長度為2。此時，可以由本實施例多項式內(nèi)插裝置來調(diào)整采樣點位置。多項式插值裝置I的具體應用實施步驟如下第一步如圖5所示的本實施方案所涉及的多項式插值裝置I(M=2,N=2)，數(shù)據(jù)首先輸入到第一延時模塊5001中，5001與數(shù)據(jù)輸入和系數(shù)模塊分別相連，5001只有1個延時單元，數(shù)據(jù)通過此延時單元輸出到系數(shù)模塊5002;第二步系數(shù)模塊5002中只有一行系數(shù)，且只有兩個系數(shù)，這兩個系數(shù)與延時模塊5001中的延時單元對應，從5001輸出的數(shù)據(jù)經(jīng)過系數(shù)模塊5002放大，然后輸出到第二延時模塊5003中；第三步第二延時模塊5003是一個有3列的延時模塊，且每列分別有3,1，l個延時單元的延時模塊，5002的輸出按列輸出到5003，5003按列對輸入進行延時再輸出到加法器模塊5004;第四步加法器模塊5004有3列的加法模塊，除最后一列要做5次加法外，其余列需要做3次加法；從5003輸出的數(shù)據(jù)按行輸入到加法器模塊5004進行加和或減法運算，然后輸出到乘/加模塊5005;第五步乘/加模塊5005包含2個乘法器和2個加法器，乘法器和加法器成對出現(xiàn)；5004輸出的數(shù)據(jù)，與輸入的插值間隔逐步作2次的乘加運算，最后即可輸出所需的插值后的數(shù)據(jù)。多項式插值分支轉(zhuǎn)置裝置I的具體應用實施步驟如下第一步如圖6所示的本實施方案所涉及的多項式插值轉(zhuǎn)置裝置I(M=2，N=2)，數(shù)據(jù)首先輸入到系數(shù)模塊6001中，6001與數(shù)據(jù)輸入和第三延時模塊6002分別相連，它是一個有1行系數(shù)的系數(shù)模塊,且總共只有2個系數(shù)；數(shù)據(jù)經(jīng)過6001后被放大；第二步第三延時模塊6002中的只有一個單位延時，且與系數(shù)模塊6001中的兩個系數(shù)對應，從6001輸出的數(shù)據(jù)按行經(jīng)6002的單位延時，然后輸出到第四延時模塊6003中；第三步第四延時模塊6003是一個有3列的延時模塊，且每列分別有3，1，2個延時單元的延時模塊，6002的輸出按列輸入到6003進行延時，再輸出到加法器模塊6004;第四步加法器模塊6004是一個有2列加法器的模塊，除最后一列要做5次加法外，第一列需要做3次加法器；從6003輸出的數(shù)據(jù)按行再輸入到加法器模塊6004進行加和或減法運算，然后輸出到乘/加模塊6005;第五步乘/加模塊6005包含2個乘法器和2個加法器，乘法器和加法器成對出現(xiàn)；6004輸出的數(shù)據(jù)，與輸入的插值間隔分2次，逐步作乘加運算，最后即可輸出所需的插值后的數(shù)據(jù)。多項式插值整體轉(zhuǎn)置裝置n的具應用體實施步驟如下第一步:如圖7所示的本實施例所涉及的多項式插值轉(zhuǎn)置裝置II(M:2，N=2)。數(shù)據(jù)首先輸入到乘法器模塊7001中，7001是一個有2個乘法單元的乘法器模塊;它與數(shù)據(jù)輸入、插值間隔輸入和積分傾卸器7002分別相連，輸入數(shù)據(jù)在7001中和輸入的插值間隔mu逐級相乘，得到mu從零次冪到2次冪分別與輸入數(shù)據(jù)相乘的積V。，VpV2;第二步Vn,v，，v，輸入到積分傾卸器7002中分別作累加，積分傾卸器7002含有3個I&D單元；當溢出時，通過溢出控制輸入信號產(chǎn)生選通控制信號，再輸出到系數(shù)模塊7003中；數(shù)據(jù)輸出到7003后，清空7002中的累加后的數(shù)據(jù)，重新開始作累加操作；第三步:控制積分傾卸器模塊7002計算出的數(shù)據(jù)按列輸出到系數(shù)模塊7003，7003輸入的數(shù)據(jù)在7003中按行分別經(jīng)過系數(shù)模塊中量化器單元的放大，再輸出到加法器模塊(由圖7中的所有加/減法組成)；第四步從7003輸出的數(shù)據(jù)輸入到加法器模塊，加法器模塊是一個有3列的加法模塊，第一列含有1個加法器，倒數(shù)第二列含3個加法器，最后一列含3個加法器；輸入的數(shù)據(jù)按行(4行)作加和或減法運算，然后輸出到延時線(由圖7中的三個單位延時組成)；第五步延時線包含3時單元，從加法器模塊輸出4行數(shù)據(jù)按行輸入到延時線進行分別延時，最后即可輸出所需的插值后的數(shù)據(jù)。表2在[4=2,^2時，各種多項式插值裝置的復雜度比較<table>tableseeoriginaldocumentpage15</column></row><table>通過表2中的比較，用本發(fā)明中的三種多項式插值裝置，即多項式插值裝置I、多項式插值分支轉(zhuǎn)置裝置I和多項式插值整體轉(zhuǎn)置裝置II在實現(xiàn)ATSC接收機中采樣偏差補償?shù)膬?nèi)插功能時，可以大大減少插值裝置中量化器(插值系數(shù))的個數(shù)，有效地降低了多項式插值裝置的復雜度，并可以有效縮短硬件設計的開發(fā)周期。而本發(fā)明三種優(yōu)化裝置并沒有以插值器的性能損失作為代價。從上述實例所給出的三種裝置可以看出，如果應用于實現(xiàn)ATSC接收機中采樣偏差補償?shù)膬?nèi)插功能時，可以有效的減少插值器中的量化器個數(shù)，降低實現(xiàn)的硬件復雜度，縮短硬件設計周期。同時，該裝置的應用將不限于ATSC接收機中采樣偏差補償?shù)膬?nèi)插功能，而是可以充分滿足在圖像處理、視頻處理、全數(shù)字接收機中的采樣鐘同步(定時同步)、正交頻分復用(0Fmo系統(tǒng)中的信道估計等各個
技術領域：
對最佳多項式插值的需求。權利要求1.一種多項式插值裝置，其特征在于包括第一延時模塊、系數(shù)模塊、第二延時模塊、加法器模塊、乘/加模塊，其中所述的第一延時模塊，與數(shù)據(jù)輸入和系數(shù)模塊分別相連，是一個有M-1行的延時模塊，除第一行的延時個數(shù)為N-1外，其余各行的個數(shù)為2N—1，總共有大小為2MN-3N-M+1個延時單元，其中M是插值器的最高次冪即階數(shù)，N為插值器的長度；所述的系數(shù)模塊，與第一延時模塊和第二延時模塊分別相連，是一個有M-1行的系數(shù)模塊，除最后一行的系數(shù)個數(shù)為N外其余各行的系數(shù)個數(shù)都為2N；所述的第二延時模塊，與系數(shù)矩陣和加法器模塊相連，是一個有N+2列的延時模塊，且每列分別有2N-1，2N-3，…，5，3，1，1個延時單元的延時模塊，總數(shù)為N2+1個延時單元；所述的加法器模塊，與第二延時模塊和乘/加模塊相連，是一個有M列的加法模塊，除最后一列做2MN-2N+1次加法外，其余列做(M-1)(2N-1)次加法；所述的乘/加模塊，與插值間隔輸入、加法器模塊和數(shù)據(jù)輸出相連，是一個乘法器和加法器成對出現(xiàn)的計算單元，即一個計算單元包括一個乘法器和一個加法器，共有M個計算單元；所述第一延時模塊和系數(shù)模塊構(gòu)成的M-1個FIR濾波器，且第一個FIR濾波器的抽頭個數(shù)小于等于N，其余M-2個FIR濾波器的抽頭個數(shù)小于等于2N-1。2、根據(jù)權利要求1所述的多項式插值裝置，其特征是，所有系數(shù)的取值范圍為[-O.5，0.5]。3、一種對權利要求1所述的多項式插值裝置的多項式插值分支轉(zhuǎn)置裝置，其特征在于，包括系數(shù)模塊、第三延時模塊、第四延時模塊、加法器模塊、乘/加模塊，其中所述的系數(shù)模塊，與數(shù)據(jù)輸入和第三延時模塊分別相連，是一個有M-1行的系數(shù)模塊，除最后一行的系數(shù)個數(shù)為N外其余各行的系數(shù)個數(shù)都為2N;所述的第三延時模塊，與系數(shù)模塊和第四延時模塊分別相連，是一個有M-1行的延時模塊，除第一行的延時個數(shù)為N-1外，其余各行的個數(shù)為2N—1，總共有大小為2顧-3N-M+l個延時單元；其中M是插值器的最高次冪即階數(shù)，N為插值器的長度；所述的第四延時模塊，與第三延時模塊和加法器模塊相連，是一個有N+2列的延時模塊，且每列分別有2N-1，2N-3,，5，3，1，2個延時單元的延時模塊，總數(shù)為^2+2個延時單元；所述的加法器模塊，與第四延時模塊和乘/加模塊相連，是一個有M列的加法模塊，除最后一列要做2MN-2N+1次加法外，其余列做(M-1)(2N-l)次加法；所述的乘/加模塊，與插值間隔輸入、加法器模塊和數(shù)據(jù)輸出相連，是一個乘法器和加法器成對出現(xiàn)的計算單元，即一個計算單元包括一個乘法器和一個加法器，共有M個計算單元。4.根據(jù)權利要求3所述的多項式插值分支轉(zhuǎn)置裝置，其特征是，所有系數(shù)的取值范圍為[-0.5，0.5]。5.—種對權利要求1所述的多項式插值裝置的多項式插值整體轉(zhuǎn)置裝置，其特征在于，包括乘法器模塊、積分傾卸器模塊、系數(shù)模塊、加法器模塊、延時線，其中所述的乘法器模塊，與輸入數(shù)據(jù)、輸入插值間隔和積分傾卸器模塊相連，是一個共有M個乘法單元的計算組件；所述的積分傾卸器模塊，與乘法器模塊和系數(shù)模塊相連，包含M+l個I&D單元，每個I&D單元對輸入的數(shù)據(jù)進行累加即數(shù)值積分，當超過門限時就完全清空單元中的累加數(shù)據(jù)；所述的系數(shù)模塊，與積分傾卸器模塊和加法器模塊相連，是一個有M-1列的系數(shù)模塊，除最后一列的系數(shù)個數(shù)小于等于N外，其余各列的系數(shù)個數(shù)都小于或者等于2N個；所述的加法器模塊，與系數(shù)模塊和延時線相連，是一個有M+l列的加法模塊，除第一列含有1個加法器，倒數(shù)第二列含3個加法器，最后一列含2N-1個加法器之外，其余各列含有2N個加法器，總的加法器個數(shù)為2顧-2N+3個；所述的延時線，與加法器模塊和數(shù)據(jù)輸出相連，是一個包含2N-1單位延時的延時線。6.根據(jù)權利要求5所述的多項式插值整體轉(zhuǎn)置裝置，其特征是，所有系數(shù)的取值范圍為[-O.5,0.5]。全文摘要本發(fā)明涉及一種信號與信息處理
技術領域：
的多項式插值裝置及其轉(zhuǎn)置裝置，多項式插值裝置包括第一延時模塊、系數(shù)模塊、第二延時模塊、加法器模塊、乘/加模塊，它們依次順序連接。所述轉(zhuǎn)置裝置包括兩種，一種是對多項式插值裝置中的各分支FIR濾波器轉(zhuǎn)置得到的轉(zhuǎn)置裝置，另一種是對整個多項式插值裝置進行轉(zhuǎn)置得到的轉(zhuǎn)置裝置。本發(fā)明在不增加乘法器個數(shù)的前提下，對傳統(tǒng)的多項式插值裝置Farrow插值裝置進行了優(yōu)化。本發(fā)明裝置和Farrow插值裝置相比，在相同的插值性能條件下，具有系數(shù)少、易于實現(xiàn)低功耗的硬件設計等優(yōu)點。文檔編號H04B1/707GK101442340SQ200810207798公開日2009年5月27日申請日期2008年12月25日優(yōu)先權日2008年12月25日發(fā)明者勃劉,軍孫,琳歸,四李,箭熊申請人:上海交通大學