專利名稱：一種脈沖超寬帶接收機(jī)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線通信和集成電路設(shè)計領(lǐng)域，具體涉及一種脈沖超寬帶 接收機(jī)。
背景技術(shù)：
超寬帶(ultra-wideband， UWB)技術(shù)以其獨(dú)特的優(yōu)勢近年來吸引了人們 的研究興趣，它在無線數(shù)據(jù)傳輸領(lǐng)域有較好的應(yīng)用前景。
目前，UWB傳輸系統(tǒng)的信號接收方法研究主要還是從通信理論出發(fā)， 并以沿襲傳統(tǒng)窄帶傳輸系統(tǒng)的方法為主。著名的香農(nóng)(Shannon)通信理論 給出了在加性高斯白噪聲(additive white Gauss noise, AWGN)信道下，信息 傳輸速率C與資源開銷(信號能量Eb和占用頻帶寬度W)之間的關(guān)系。人 們在研究信號接收方法時，總是盡量去逼近Shannon極限，匹配濾波的相 關(guān)研究給出，在線性接收方法中，互相關(guān)(cross-correlate)法可以使信號能 量開銷Eb、頻帶利用率W/Rb與誤碼性能Pb之間的關(guān)系達(dá)到最優(yōu)化。此 方法需要獲取接收信號的全部信息(包括信號的幅值與定時)， 一般依靠同 步采樣電路實現(xiàn)，因此也稱作同步采樣互相關(guān)(或匹配濾波)方法。這種同 步采樣互相關(guān)接收方法在窄帶傳輸系統(tǒng)中的應(yīng)用已經(jīng)相對比較成熟，現(xiàn)有 的UWB傳輸系統(tǒng)一般也都沿襲這種接收方法。
但是，這種基于通信理論的同步采樣接收方法有它的局限性。
一方面，Shannon理論有它的局限。 一個完整的數(shù)據(jù)傳輸系統(tǒng)，其能 量開銷既包括攜帶信息的信號能量Eb，也包括信號處理過程的能耗Ec， 而Sha皿on通信理論在分析系統(tǒng)性能時，只考慮了攜帶信息的信號能量Eb， 沒有考慮處理信號過程中的能量開銷Ec。在實際傳輸系統(tǒng)中，Eb與其它 參量間的關(guān)系達(dá)到最優(yōu)情況時，信號處理電路的代價Ec可能會較大，從 而整個系統(tǒng)的能量開銷即功耗Eb+Ec未必是最優(yōu)化的。
相應(yīng)地，同步采樣接收方法也有其局限。這是一種追求信號能量開銷 和頻帶利用率最優(yōu)化的接收方法，而UWB傳輸系統(tǒng)是與現(xiàn)有窄帶系統(tǒng)共 享頻帶的，因此頻帶利用率不再是優(yōu)化目標(biāo)之一。但是UWB傳輸系統(tǒng)為 了保持與窄帶系統(tǒng)的兼容性，必須使用低功率譜密度、寬頻帶的窄脈沖信號，其帶寬W不能像窄帶系統(tǒng)那樣降低，因此用同步采樣方法接收UWB 信號時必須維持很高的采樣率fs=2W，根據(jù)電路理論，這將導(dǎo)致很高的功 耗P。而較多的實際傳輸系統(tǒng)的數(shù)據(jù)速率Rb達(dá)不到UWB采樣率(如1GHz 以上)那樣高，這就導(dǎo)致每傳輸lbit數(shù)據(jù)所需的接收機(jī)翻轉(zhuǎn)次數(shù)很高，使得 電路的單位比特能耗Ec惡化?？梢?，同步采樣接收不太適合于UWB傳輸 系統(tǒng)，特別是在Rbxxfs的低速應(yīng)用情況(如低于100Mb/s的數(shù)據(jù)速率)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題就是為了克服以上的不足，提出了一種功 耗小的脈沖超寬帶接收機(jī)。
本發(fā)明的技術(shù)問題通過以下的技術(shù)方案予以解決
一種脈沖超寬帶接收機(jī)，包括相互連接的可控增益放大器和觸發(fā)接收 器，所述可控增益放大器對接收到的射頻信號進(jìn)行放大并輸出給觸發(fā)接收 器，所述觸發(fā)接收器判斷放大后的射頻信號的能量是否超過預(yù)設(shè)值，如果 是就進(jìn)行異步觸發(fā)、得到高電平，否則得到低電平。
所述觸發(fā)接收器包括脈沖同步模塊、相偏糾正模塊和鎖相環(huán)，所述脈 沖同步模塊耦合在可控增益放大器與相偏糾正模塊之間，所述鎖相環(huán)輸出 第一時鐘至脈沖同步模塊、相偏糾正模塊，所述脈沖同步器在第一時鐘下 對放大后的射頻信號進(jìn)行脈沖同步得到同步信號輸出給相偏糾正模塊，所 述相偏糾正模塊在第一時鐘下對同步信號進(jìn)行相位偏差的糾正。
所述脈沖超寬帶接收機(jī)還包括數(shù)據(jù)統(tǒng)計模塊，所述數(shù)據(jù)統(tǒng)計模塊耦合 在相偏糾正模塊與可控增益放大器之間，所述數(shù)據(jù)統(tǒng)計模塊還接收有鎖相 環(huán)輸出的第一時鐘，所述數(shù)據(jù)統(tǒng)計模塊統(tǒng)計在一定時間周期內(nèi)相偏糾正模 塊輸出的高電平的數(shù)目并與基準(zhǔn)值進(jìn)行比較后產(chǎn)生相應(yīng)的增益控制信號， 輸出至可控增益放大器的增益控制輸入端。
所述脈沖同步模塊包括PMOS管、NMOS管、第一電容、延時器、第 一D觸發(fā)器、第二D觸發(fā)器，所述PMOS管的源極接電源，柵極與所述 可控增益放大器的輸出相連，所述PMOS管的漏極和NMOS管的漏極相 連后經(jīng)第一電容接地，所述NMOS管的源極接地；所述延時器的輸入端接 所述PMOS管和NMOS管的串接點(diǎn)、輸出端接所述第一 D觸發(fā)器的置位 端，所述第一D觸發(fā)器的D端接地、時鐘輸入端接有鎖相環(huán)輸出的第一時
鐘、Q端分別與第二D觸發(fā)器的D端和NMOS管的柵極相連；所述第二 D觸發(fā)器的時鐘輸入接有鎖相環(huán)輸出的第一時鐘。所述脈沖同步模塊還包括第三D觸發(fā)器和與非門，所述與非門的兩個 輸入端分別與所述第二 D觸發(fā)器的Q端、第三D觸發(fā)器的Q端相連，所 述與非門的輸出端與第三D觸發(fā)器的D端相連，所述第三D觸發(fā)器的時
鐘輸入端接有所述鎖相環(huán)輸出的第一時鐘。
所述相偏糾正模塊根據(jù)第一時鐘產(chǎn)生定位信號，并將所述同步信號與 定位信號進(jìn)行相位比較，并在兩者存在相位偏差時，對同步信號進(jìn)行相位 糾正并以基帶時鐘輸出。
所述數(shù)據(jù)統(tǒng)計模塊包括計數(shù)器、比較器和基準(zhǔn)電路，所述計數(shù)器輸入 分別接有相偏糾正模塊的輸出和第一時鐘，所述比較器輸入分別接有計數(shù) 器輸出、基準(zhǔn)電路輸出和第一時鐘、輸出與可控增益放大器相連。
所述第一時鐘是3倍的基帶時鐘。
所述脈沖超寬帶接收機(jī)采用CMOS器件實現(xiàn)。
本發(fā)明與現(xiàn)有技術(shù)對比的有益效果是本發(fā)明采用異步觸發(fā)的脈沖超 寬帶接收機(jī)，利用簡單的數(shù)字邏輯電路實現(xiàn)超寬帶脈沖的接收，避免了傳 統(tǒng)的同步采樣接收方法在超寬帶信號接收中帶來的功耗大、電路復(fù)雜、不 易集成等局限，具有電路簡單易于集成、功耗低的優(yōu)點(diǎn)，在超寬帶脈沖通 信中尤為適用。本發(fā)明可以在正確接收信號的同時大大減少接收電路的功 耗和復(fù)雜度，有利于芯片實現(xiàn)。該接收機(jī)可以用較小的發(fā)射信號能量代價 換取脈沖UWB通信系統(tǒng)能耗的降低，并降低電路的實現(xiàn)難度。


圖1是本發(fā)明具體實施方式
的脈沖超寬帶接收機(jī)的原理框圖； 圖2是本發(fā)明具體實施方式
的脈沖超寬帶接收機(jī)的結(jié)構(gòu)示意圖3是本發(fā)明具體實施方式
的脈沖同步模塊的結(jié)構(gòu)示意圖4是本發(fā)明具體實施方式
的脈沖同步模塊的信號時序示意圖5是本發(fā)明具體實施方式
的脈沖超寬帶接收機(jī)的具體電路示意圖6是本發(fā)明具體實施方式
的鎖相環(huán)的結(jié)構(gòu)示意圖。
具體實施例方式
下面通過具體的實施方式并結(jié)合附圖對本發(fā)明做進(jìn)一步詳細(xì)說明。
本發(fā)明綜合考慮通信理論和電路理論，并結(jié)合UWB技術(shù)的特點(diǎn)，提 出 一 種新的信號接收機(jī)結(jié)構(gòu)——異步觸發(fā)接收(asynchronous trigger receiving")。如圖1所示， 一種脈沖超寬帶接收機(jī)，包括相互連接的可控增益放大
器1和觸發(fā)接收器2。所述可控增益放大器1對接收到的射頻信號進(jìn)行放 大并輸出給觸發(fā)接收器2，所述觸發(fā)接收器2判斷放大后的射頻信號的能 量是否超過預(yù)設(shè)值，如果是就進(jìn)行異步觸發(fā)、得到高電平(即數(shù)據(jù)l)，否 則得到低電平(數(shù)據(jù)0)。
如圖2所示，所述觸發(fā)接收器包括脈沖同步模塊、相偏糾正模塊和鎖 相環(huán)(PLL)。所述脈沖同步模塊耦合在可控增益放大器與相偏糾正模塊之 間，所述鎖相環(huán)輸出第一時鐘clk3至脈沖同步模塊、相偏糾正模塊。所述 脈沖同步器在第一時鐘clk3下對放大后的射頻信號進(jìn)行脈沖同步得到同步 信號輸出給相偏糾正模塊，所述相偏糾正模塊在第一時鐘clk3下對同步信 號進(jìn)行相位偏差的糾正，得到了解調(diào)出的基帶數(shù)據(jù)RXD。圖2中，RFI為 接收機(jī)接收到的射頻信號。
如圖3所示，所述脈沖同步模塊包括PMOS管Ml、 NMOS管M2、 第一電容Cd、延時器、第一 D觸發(fā)器、第二 D觸發(fā)器。所述PMOS管 Ml的源極接電源，PMOS管Ml的柵極與所述可控增益放大器的輸出相連。 所述PMOS管Ml的漏極和NMOS管M2的漏極相連后經(jīng)第一電容Cd接 地。所述NMOS管M2的源極接地。所述延時器的輸入端接所述PMOS 管Ml和NMOS管M2的串接點(diǎn)、輸出端接所述第一 D觸發(fā)器的置位S 端。所述第一 D觸發(fā)器的D端接地、時鐘輸入R端接有鎖相環(huán)輸出的第 一時鐘clk3、 Q端分別與第二 D觸發(fā)器的D端和NMOS管M2的柵極相 連。所述第二D觸發(fā)器的時鐘輸入R接有鎖相環(huán)輸出的第一時鐘clk3。所
述第二 D觸發(fā)器的5端可做為脈沖同步模塊的輸出端。
延時器可在脈沖到達(dá)時，使第一D觸發(fā)器Q端延時置位，以便在所述 脈沖到達(dá)時能通過所述PMOS管Ml對所述第一電容Cd充電，而在該第 一 D觸發(fā)器置位完成后，通過所述NMOS管M2對電容放電。延時器可使 D觸發(fā)器能夠被窄脈沖可靠地置位。當(dāng)窄脈沖到達(dá)時通過PMOS管Ml對 第一電容Cd充電，經(jīng)過一定延時使Ql置位完成后才會通過NMOS管M2 使第一電容Cd放電。
所述第一時鐘是3倍的基帶時鐘。脈沖同步模塊工作在3倍頻的基帶 時鐘下，用頻率為三倍基帶時鐘clk的第一時鐘clk3進(jìn)行同步。即用3個 時鐘周期處理lbit數(shù)據(jù)，便于相位偏差糾正，使后級的相偏糾正模塊能夠區(qū)分超前、對準(zhǔn)、滯后三種狀態(tài)。
如圖4所示。當(dāng)PMOS管Ml的柵極in有脈沖輸入時，PMOS管Ml 和NMOS管M2對輸入進(jìn)行硬判決，當(dāng)PMOS管Ml的柵極in為低電平 脈沖時，PMOS管Ml導(dǎo)通，PMOS管Ml的漏極in'的輸出為高電平。通 過延時器進(jìn)行整形和一定的延時后對含有異步復(fù)位功能的第一D觸發(fā)器進(jìn) 行置位，使Q1的輸出為'T，，同時反饋到NMOS管M2的柵極，對第一電 容Cd進(jìn)行放電。在第一時鐘clk3的上升沿到來時對Ql進(jìn)行"清洗"，使之 變?yōu)?0"。第二觸發(fā)器對Q1的輸出進(jìn)行捕獲，傳至Q2。
理想情況下，每3個時鐘周期(lbit數(shù)據(jù))才可能出現(xiàn)一個Q2的高電平。 考慮特殊情況，當(dāng)脈沖在clk3上升沿附近到達(dá)時，有可能會導(dǎo)致Q2在相 鄰2個時鐘周期內(nèi)均為高電平。因此，如圖3所示，所述脈沖同步模塊還 可增設(shè)第三D觸發(fā)器和與非門。當(dāng)Q2出現(xiàn)上述情況時消去其中的第2個 高電平，只保留l個高電平。所述與非門的兩個輸入端分別與所述第二D 觸發(fā)器的Q端、第三D觸發(fā)器的Q端相連，所述與非門的輸出端與第三 D觸發(fā)器的D端相連，所述第三D觸發(fā)器的時鐘輸入R端接有所述鎖相
環(huán)PLL輸出的第一時鐘clk3。此時，所述第三D觸發(fā)器的5端可做為脈沖
同步模塊的輸出端
所述觸發(fā)接收器工作在三倍頻時鐘信號(clk3)下，用三個時鐘周期 處理一位數(shù)據(jù)，以便后級的相位偏差糾正模塊能夠區(qū)分超前、對準(zhǔn)、滯后 三種狀態(tài)。
所述相偏糾正模塊根據(jù)第一時鐘clk3產(chǎn)生定位信號，并將所述同步信 號與定位信號進(jìn)行相位比較，并在兩者存在相位偏差時，對同步信號進(jìn)行 相位糾正并以基帶時鐘輸出。相偏糾正模塊可以糾正收發(fā)機(jī)之間的時鐘相 位偏差，以避免時鐘相位偏差造成的接收錯誤。
相偏糾正模塊是純數(shù)字電路。相偏糾正模塊會根據(jù)第一時鐘clk3產(chǎn)生 一個周期等于同步信號的周期Tb、占空比等于1/2的定位信號(其脈寬等于 clk3時鐘周期)。相偏糾正模塊將同步信號與定位信號進(jìn)行相位比較，區(qū)分 超前、對準(zhǔn)、滯后三種狀態(tài)，調(diào)整同步信號的相位，用基帶時鐘(dk)鎖 存輸出。當(dāng)同步信號超前定位信號l個時鐘周期時則向前調(diào)整，反之則向 后調(diào)整。僅當(dāng)定位信號為高電平時去判斷同步信號的當(dāng)前及前后相鄰時鐘 周期內(nèi)的3個數(shù)據(jù)，并把它們?nèi)∵壿嫽?，最后用基帶時鐘dk鎖存輸出。這樣，小于l/3個Tb的相偏可被該電路糾正。UWB系統(tǒng)一般應(yīng)用于非高 速移動設(shè)備，因此相偏一般較小，絕大多數(shù)相偏將被糾正。
如圖2所示，所述觸發(fā)接收器還包括數(shù)據(jù)統(tǒng)計模塊，所述數(shù)據(jù)統(tǒng)計模 塊耦合在相偏糾正模塊與可控增益放大器之間，所述數(shù)據(jù)統(tǒng)計模塊還接收 有鎖相環(huán)輸出的第一時鐘clk3，所述數(shù)據(jù)統(tǒng)計模塊統(tǒng)計在一定時間周期(例 如連續(xù)32個clk3時鐘周期內(nèi))內(nèi)相偏糾正模塊輸出的高電平的數(shù)目并與 基準(zhǔn)值進(jìn)行比較后產(chǎn)生相應(yīng)的增益控制信號，輸出至可控增益放大器的增 益控制輸入端。如果所記的高電平的數(shù)目過少就增加VGA的增益，反之 則減小，直到高電平的數(shù)目落入基準(zhǔn)值(即對應(yīng)于高電平和低電平的個數(shù) 各占50%)時進(jìn)入鎖定。此時系統(tǒng)傳輸?shù)钠骄畔⒘縃(X)最大。
如圖5所示，所述數(shù)據(jù)統(tǒng)計模塊包括計數(shù)器、比較器和基準(zhǔn)電路，所 述計數(shù)器輸入分別接有相偏糾正模塊的輸出和第一時鐘clk3，所述比較器 輸入分別接有計數(shù)器輸出、基準(zhǔn)電路輸出和第一時鐘clk3、輸出與可控增 益放大器相連。 -
所述計數(shù)器對一定時間周期(例如連續(xù)32個clk3時鐘周期內(nèi))內(nèi)相 偏糾正模塊輸出的高電平的數(shù)目進(jìn)行計數(shù)，并將計數(shù)結(jié)果送到所述比較器。 比較器在第一時鐘clk3的控制下，將計數(shù)結(jié)果與從基準(zhǔn)電路輸出的基準(zhǔn)信 號進(jìn)行比較，根據(jù)比較結(jié)果產(chǎn)生相應(yīng)增益控制信號送往所述可控增益放大 器(VGA)。
如圖6所示，所述鎖相環(huán)PLL包括三分頻器，以及依次串接的鑒頻鑒 相器(PFD)、電荷泵(CP)和電流饑餓型反相器鏈壓控振蕩器(VCO)。 所述電流饑餓型反相器鏈壓控振蕩器(VCO)的第一時鐘信號clk3輸 出端與所述鑒頻鑒相器(PFD)的反饋信號輸入端相連，該鑒頻鑒相器 (PFD)還有一個基帶時鐘信號(clk)的輸入端，該時鐘倍頻鎖相環(huán)(PLL) 用所述基帶時鐘(clk)產(chǎn)生第一時鐘信號clk3 (三倍頻時鐘)。同時，所 述電荷泵(CP)輸入端與所述鑒頻鑒相器(PFD)的輸出端相連，而電荷 泵(CP)輸出端與所述電流饑餓型反相器鏈壓控振蕩器(VCO)的輸入控 制端相連，同時經(jīng)過一個阻容(RC網(wǎng)絡(luò))串接電路接地，以實現(xiàn)環(huán)路低 通濾波。
上述觸發(fā)接收器采用CMOS器件實現(xiàn)。具體而言，由動態(tài)和靜態(tài)CMOS 邏輯電路組成，也是無靜態(tài)短路電流的，因此其功耗較小。
上述脈沖超寬帶接收機(jī)可集成在芯片內(nèi)，芯片內(nèi)還可集成發(fā)射機(jī)，實現(xiàn)基帶數(shù)字信號到UWB脈沖信號之間的映射。鎖相環(huán)的RC網(wǎng)絡(luò)也在芯 片外。
本發(fā)明的脈沖超寬帶接收機(jī)實現(xiàn)復(fù)雜度較低，不存在難以實現(xiàn)或集成 的特殊器件(如模擬相關(guān)接收中用到的高精度模擬延時線)；另一方面，本 發(fā)明可以把電路的工作頻率降到最低(接收機(jī)每接收lbit數(shù)據(jù)僅需觸發(fā)器 翻轉(zhuǎn)1次，比數(shù)字相關(guān)接收降低了Nb倍)，因而降低了接收機(jī)處理單位比 特信號的能耗(dissipation energy)Ed。考慮到電磁兼容性，規(guī)定UWB信號 的頻譜寬度W至少為500MHz，功率譜密度必須足夠低以便不干擾其它窄 帶系統(tǒng)，因此，本發(fā)明的脈沖超寬帶接收機(jī)的能耗Ed將明顯低于數(shù)字相 關(guān)接收機(jī)。與模擬相關(guān)相比，本發(fā)明的脈沖超寬帶接收機(jī)具有好的可實現(xiàn) 性和可集成性；與數(shù)字相關(guān)接收相比，本發(fā)明的脈沖超寬帶接收機(jī)可以用 較小的信號能量Eb代價換取電路能耗Ed的顯著降低——接收機(jī)釆樣率每 降低10倍，Eb開銷僅增加約ldB。
上面以第一時鐘為3倍的基帶時鐘為例進(jìn)行說明。當(dāng)然第一時鐘也可 為4、 5倍的基帶時鐘。但3倍的基帶時鐘是一種最簡方案，能夠較為完備 地對相位進(jìn)行糾正，所以一般采用3倍的基帶時鐘。
上面以計數(shù)器對連續(xù)32個clk3時鐘周期內(nèi)的高電平為例進(jìn)行說明， 當(dāng)然也可根據(jù)需要相應(yīng)調(diào)整計數(shù)器的計數(shù)周期。
以上內(nèi)容是結(jié)合具體的優(yōu)選實施方式對本發(fā)明所作的進(jìn)一步詳細(xì)說 明，不能認(rèn)定本發(fā)明的具體實施只局限于這些說明。對于本發(fā)明所屬技術(shù) 領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明構(gòu)思的前提下，還可以做出若 干簡單推演或替換，都應(yīng)當(dāng)視為屬于本發(fā)明的保護(hù)范圍。
10
權(quán)利要求
1. 一種脈沖超寬帶接收機(jī)，其特征在于包括相互連接的可控增益放大器和觸發(fā)接收器，所述可控增益放大器對接收到的射頻信號進(jìn)行放大并輸出給觸發(fā)接收器，所述觸發(fā)接收器判斷放大后的射頻信號的能量是否超過預(yù)設(shè)值，如果是就進(jìn)行異步觸發(fā)、得到高電平，否則得到低電平。
2. 根據(jù)權(quán)利要求1所述的脈沖超寬帶接收機(jī)，其特征在于所述觸發(fā)接收 器包括脈沖同步模塊、相偏糾正模塊和鎖相環(huán)，所述脈沖同步模塊耦合在 可控增益放大器與相偏糾正模塊之間，所述鎖相環(huán)輸出第一時鐘至脈沖同 步模塊、相偏糾正模塊，所述脈沖同步器在第一時鐘下對放大后的射頻信 號進(jìn)行脈沖同步得到同步信號輸出給相偏糾正模塊，所述相偏糾正模塊在 第一時鐘下對同步信號進(jìn)行相位偏差的糾正。
3. 根據(jù)權(quán)利要求2所述的脈沖超寬帶接收機(jī)，其特征在于還包括數(shù)據(jù)統(tǒng) 計模塊，所述數(shù)據(jù)統(tǒng)計模塊耦合在相偏糾正模塊與可控增益放大器之間， 所述數(shù)據(jù)統(tǒng)計模塊還接收有鎖相環(huán)輸出的第一時鐘，所述數(shù)據(jù)統(tǒng)計模塊統(tǒng) 計在一定時間周期內(nèi)相偏糾正模塊輸出的高電平的數(shù)目并與基準(zhǔn)值進(jìn)行 比較后產(chǎn)生相應(yīng)的增益控制信號，輸出至可控增益放大器的增益控制輸入^山順。
4. 根據(jù)權(quán)利要求3所述的脈沖超寬帶接收機(jī)，其特征在于所述脈沖同步模塊包括PMOS管(Ml)、 NMOS管(M2)、第一電容(Cd)、延時器、 第一D觸發(fā)器、第二D觸發(fā)器，所述PMOS管(Ml)的源極接電源，柵 極與所述可控增益放大器的輸出相連，所述PMOS管(M1 )的漏極和NMOS 管(M2)的漏極相連后經(jīng)第一電容(Cd)接地，所述NMOS管(M2)的 源極接地；所述延時器的輸入端接所述PMOS管(Ml)和NMOS管(M2) 的串接點(diǎn)、輸出端接所述第一D觸發(fā)器的置位(S)端，所述第一D觸發(fā) 器的D端接地、時鐘輸入(R)端接有鎖相環(huán)輸出的第一時鐘、Q端分別 與第二 D觸發(fā)器的D端和NMOS管(M2)的柵極相連；所述第二 D觸發(fā) 器的時鐘輸入(R)接有鎖相環(huán)輸出的第一時鐘。
5. 根據(jù)權(quán)利要求4所述的脈沖超寬帶接收機(jī)，其特征在于所述脈沖同步 模塊還包括第三D觸發(fā)器和與非門，所述與非門的兩個輸入端分別與所述 第二D觸發(fā)器的Q端、第三D觸發(fā)器的Q端相連，所述與非門的輸出端 與第三D觸發(fā)器的D端相連，所述第三D觸發(fā)器的時鐘輸入(R)端接有所述鎖相環(huán)(PLL)輸出的第一時鐘。
6. 根據(jù)權(quán)利要求5所述的脈沖超寬帶接收機(jī)，其特征在于所述相偏糾正模塊根據(jù)第一時鐘產(chǎn)生定位信號，并將所述同步信號與定位信號進(jìn)行相位 比較，并在兩者存在相位偏差時，對同步信號進(jìn)行相位糾正并以基帶時鐘 輸出。
7. 根據(jù)權(quán)利要求6所述的脈沖超寬帶接收機(jī)，其特征在于所述數(shù)據(jù)統(tǒng)計模塊包括計數(shù)器、比較器和基準(zhǔn)電路，所述計數(shù)器輸入分別接有相偏糾正 模塊的輸出和第一時鐘，所述比較器輸入分別接有計數(shù)器輸出、基準(zhǔn)電路 輸出和第一時鐘、輸出與可控增益放大器相連。
8. 根據(jù)權(quán)利要求2-7任一所述的脈沖超寬帶接收機(jī)，其特征在于所述第 一時鐘是3倍的基帶時鐘。
9. 根據(jù)權(quán)利要求l-7任一所述的脈沖超寬帶接收機(jī)，其特征在于所述脈沖超寬帶接收機(jī)采用CMOS器件實現(xiàn)。
全文摘要
本發(fā)明公開了一種脈沖超寬帶接收機(jī)，包括相互連接的可控增益放大器和觸發(fā)接收器，所述可控增益放大器對接收到的射頻信號進(jìn)行放大并輸出給觸發(fā)接收器，所述觸發(fā)接收器判斷放大后的射頻信號的能量是否超過預(yù)設(shè)值，如果是就進(jìn)行異步觸發(fā)、得到高電平，否則得到低電平。本發(fā)明利用簡單的數(shù)字邏輯電路實現(xiàn)超寬帶脈沖的接收，避免了傳統(tǒng)的同步采樣接收方法在超寬帶信號接收中帶來的功耗大、電路復(fù)雜、不易集成等局限，具有電路簡單易于集成實現(xiàn)、功耗低的優(yōu)點(diǎn)，在超寬帶脈沖通信中尤為適用。本發(fā)明可以在正確接收信號的同時大大減少接收電路的功耗和復(fù)雜度，有利于芯片實現(xiàn)。
文檔編號H04B1/16GK101425810SQ20081021823
公開日2009年5月6日 申請日期2008年12月5日 優(yōu)先權(quán)日2008年12月5日
發(fā)明者俞小毛, 勇 江, 胡松華 申請人:清華大學(xué)深圳研究生院