專(zhuān)利名稱(chēng)：一種jpeg2000圖像壓縮處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種圖像壓縮處理系統(tǒng)，特別是一種采用多DSP和多FPGA 實(shí)現(xiàn)的，面向遙感圖像高保真、高可靠、實(shí)時(shí)處理的，基于JPEG2000標(biāo)準(zhǔn)的 圖像壓縮處理系統(tǒng)。
背景技術(shù)：
JPEG2000是國(guó)際標(biāo)準(zhǔn)化組織靜止圖像編碼組在2000年制定并頒布的靜 止圖像壓縮標(biāo)準(zhǔn)。JPEG2000改變了傳統(tǒng)JPEG標(biāo)準(zhǔn)以DCT變換為核心的變 換方法，采用了具有能量特性更為集中的小波變換方法。JPEG2000的技術(shù)核 心是離散小波變換和率失真優(yōu)化截取內(nèi)嵌碼塊編碼算法EBCOT (Embedded Block Coding with Optimized Truncation )。 JPEG2000算法的基本結(jié)構(gòu)如圖1 所示。在進(jìn)行離散小波變換之前，對(duì)圖像進(jìn)行一些適當(dāng)?shù)念A(yù)處理，主要包括 對(duì)大圖像進(jìn)行分塊(Tile)處理，每塊獨(dú)立編碼，減少系統(tǒng)的復(fù)雜性并有利于并 行處理；進(jìn)行電平移位防止數(shù)據(jù)溢出；對(duì)彩色圖像或者多分量圖像進(jìn)行分量變 換(可逆或者不可逆的)等，以便于圖像壓縮。EBCOT算法分為T(mén)1和T2兩 個(gè)編碼器。T1由內(nèi)嵌比特平面編碼和MQ算術(shù)編碼器組成，而T2編碼器完成 率控制和碼流組織。EBCOT編碼時(shí)，將各小波子帶劃分為更小的碼塊(如 64x64),以碼塊(Code-Block)為單位獨(dú)立進(jìn)行T1編碼。不同的碼塊產(chǎn)生的 比特流長(zhǎng)度是不相同的，它們對(duì)恢復(fù)圖像質(zhì)量的貢獻(xiàn)也是不同的。因此對(duì)于所 有碼塊產(chǎn)生的比特流，T2采用了率失真優(yōu)化技術(shù)進(jìn)行后壓縮處理(PCRD: Post Compression Rate Distortion )，即對(duì)各碼塊的碼流按照對(duì)恢復(fù)圖像的質(zhì)量貢獻(xiàn) 分層，完成碼流的率控制和組織。
基于JPEG2000標(biāo)準(zhǔn)的圖像壓縮處理系統(tǒng)最具代表性的有AD公司推出的 基于JPEG2000算法的專(zhuān)用視頻和靜止圖像壓縮芯片ADV202。該芯片內(nèi)部集
成有一個(gè)32位的RISC處理器作為系統(tǒng)控制器；小波變換部分可以實(shí)現(xiàn)6級(jí) 97或53小波濾波器；三個(gè)熵編碼模塊完成量化、率失真優(yōu)化、基于上下文的 編碼，并將數(shù)據(jù)按照包和層的格式進(jìn)行編排，最后形成JPEG2000的編碼數(shù)據(jù) 流。但是該芯片只有工業(yè)級(jí)的質(zhì)量等級(jí)，無(wú)法滿(mǎn)足航天遙感圖像等需要高可靠、 長(zhǎng)壽命應(yīng)用場(chǎng)合的使用要求。
目前，JPEG2000標(biāo)準(zhǔn)的圖像壓縮處理采用非專(zhuān)用芯片的硬件系統(tǒng)比較少。 文獻(xiàn)"Development of Image Processing System Based on DSP and FPGA; Duan Jinghong, 2~4244-1135-1/07/2007 IEEE"公開(kāi)了一種圖像壓縮處理系 統(tǒng)，該系統(tǒng)采用單片DSP和單片F(xiàn)PGA的實(shí)現(xiàn)方案，其實(shí)現(xiàn)速度較低，僅為 262.144K像元/秒。專(zhuān)利號(hào)為CN1216485C，名稱(chēng)為"適用于JPEG2000的高 速EBCOT編碼器"的專(zhuān)利文獻(xiàn)公開(kāi)了一種圖^f象處理系統(tǒng)編碼器，其中所述的 嵌入式平臺(tái)是適合于網(wǎng)絡(luò)傳輸?shù)挠布到y(tǒng)，強(qiáng)調(diào)的是數(shù)據(jù)采集、數(shù)據(jù)格式和滿(mǎn) 足傳輸協(xié)議，而對(duì)圖像質(zhì)量、處理速度均沒(méi)有描述。專(zhuān)利號(hào)為CN1313976C, 名稱(chēng)為"基于嵌入式平臺(tái)的JPEG2000圖像編碼與傳輸方法和系統(tǒng)"公開(kāi)了一 種圖像處理系統(tǒng)，其所述的高速EBCOT編碼器提出了 JPEG2000核心算法 EBCOT的改進(jìn)，VLSI結(jié)構(gòu)通過(guò)仿真速度可以達(dá)到100Mbit/s,如果像素為8 比特精度，其處理速度為12.5MSample/s。但是該專(zhuān)利并未給出實(shí)際的硬件系 統(tǒng)和算法改進(jìn)后恢復(fù)圖像的質(zhì)量。由葛寶珊在2007年12月的計(jì)算機(jī)工程與設(shè) 計(jì)上發(fā)表的文章"基于多DSP的遙感圖像壓縮系統(tǒng)"也給出了一種遙感圖像壓 縮處理系統(tǒng)，其所述的基于多DSP的遙感圖像壓縮系統(tǒng)采用四片DSP進(jìn)行遙 感圖像壓縮，雖然恢復(fù)圖像質(zhì)量?jī)?yōu)于JPEG2000,但是處理速度只有50Mbit/s, 如果像素為8比特精度，其處理速度僅為6.25MSample/s,無(wú)法滿(mǎn)足星載遙感 圖像壓縮對(duì)高速(30MSample/s)、高保真(與JPEG2000標(biāo)準(zhǔn)軟件KDU相當(dāng)) 的應(yīng)用要求。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供了一種適合于遙感
圖像壓縮應(yīng)用的高速、高保真JPEG2000圖像壓縮處理系統(tǒng)。
本發(fā)明的技術(shù)解決方案是 一種JPEG2000圖像壓縮處理系統(tǒng)，包括圖像 小波變換單元、小波系數(shù)讀取控制單元、小波系數(shù)緩存單元、優(yōu)先級(jí)控制單元、 小波系數(shù)編碼單元、編碼系數(shù)緩存單元和碼流優(yōu)化截取單元；圖像小波變換單 元按照J(rèn)PEG2000算法，將原始圖像數(shù)據(jù)分解成小波系數(shù)塊后送至存儲(chǔ)器；小 波系數(shù)讀取控制單元按照設(shè)定的掃描順序?qū)⑿〔ㄏ禂?shù)塊從存儲(chǔ)器中讀出并送至 小波系數(shù)緩存單元；小波系數(shù)編碼單元由一個(gè)或多個(gè)DSP組成，用于對(duì)小波系 數(shù)塊進(jìn)行編碼，每個(gè)DSP發(fā)出數(shù)據(jù)交換請(qǐng)求并送至優(yōu)先級(jí)控制單元；優(yōu)先級(jí)控 制單元對(duì)小波系數(shù)編碼單元中的各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求進(jìn)行優(yōu)先級(jí)排序， 并控制各DSP按照優(yōu)先級(jí)順序從小波系數(shù)緩存單元中讀出對(duì)應(yīng)的小波系數(shù)塊； 小波系數(shù)編碼單元將編碼后的小波系數(shù)碼塊送至編碼系數(shù)緩存單元；碼流優(yōu)化 截取單元從編碼系數(shù)緩存單元讀取所有系數(shù)塊以及與每個(gè)系數(shù)塊對(duì)應(yīng)的截取點(diǎn) 和失真值，根據(jù)Lagrange算法尋找規(guī)定壓縮碼率下失真最小的一組截取點(diǎn)， 并從所述截取點(diǎn)起截取每個(gè)系數(shù)塊的部分碼流，經(jīng)過(guò)RS編碼后與系統(tǒng)外部輸 入的輔助信息進(jìn)行拼接，最后向系統(tǒng)外部輸出。
所述的小波系數(shù)讀取控制單元將'J 、波系數(shù)塊從存儲(chǔ)器中讀出時(shí)的掃描順序 為對(duì)于存儲(chǔ)器中存儲(chǔ)的將圖像進(jìn)行n級(jí)小波變換后產(chǎn)生的3n+1個(gè)子帶，子
帶之間按照LLn、 HLn、 LHn、 HHn、 HLn-1、 LHn-1、 HHn國(guó)1........ HL2、
LH2、 HH2、 HL1、 LH1、 HH1的Z字形順序掃描；在每個(gè)子帶內(nèi)將所有的小 波系數(shù)塊劃分為對(duì)稱(chēng)的四組，四組間按照Z(yǔ)字形順序掃描，每組再按照對(duì)稱(chēng)的 四部分進(jìn)行劃分，四部分間的掃描順序也為Z字形，直到劃分后得到的數(shù)據(jù)塊 與預(yù)定值大小相等；對(duì)于每個(gè)劃分后得到的與預(yù)定值大小相等的數(shù)據(jù)塊按照條 帶順序掃描，每個(gè)數(shù)據(jù)塊分成4行一個(gè)條帶，由上至下順序掃描每個(gè)條帶，條 帶內(nèi)部/人左至右順序掃描每列，每列從上到下掃描。
所述的優(yōu)先級(jí)控制單元對(duì)各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求進(jìn)行優(yōu)先級(jí)排序的 方法為釆用兩級(jí)FIFO實(shí)現(xiàn)，先將各DSP發(fā)出的請(qǐng)求狀態(tài)進(jìn)行編碼并緩存在
FIFOA中，然后根據(jù)FIFOA的空標(biāo)志判斷是否有請(qǐng)求被存儲(chǔ)，若有則讀出請(qǐng) 求的編碼信息，根據(jù)預(yù)先設(shè)定的優(yōu)先級(jí)對(duì)所述編碼信息進(jìn)行排序并順序?qū)懭?FIFOB，根據(jù)FIFOB的空標(biāo)志讀取FIFOB中存儲(chǔ)的編碼信息并譯碼，優(yōu)先級(jí) 控制單元產(chǎn)生響應(yīng)信號(hào)。
所述的小波系數(shù)緩存單元或編碼系數(shù)緩存單元采用FPGA內(nèi)部的雙口 BLOCKRAM實(shí)現(xiàn)。
所述的小波系數(shù)編碼單元中各DSP與小波系數(shù)緩存單元或編碼系數(shù)緩存
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本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于
(1 )本發(fā)明系統(tǒng)采用小波系數(shù)讀取控制單元、優(yōu)先級(jí)控制單元以及小波系 數(shù)編碼單元相配合完成圖像小波系數(shù)塊的讀取和編碼操作，小波系數(shù)讀取控制 單元按照設(shè)定的掃描順序?qū)⑿〔ㄏ禂?shù)塊從存儲(chǔ)器中讀出，與順序讀取相比提高 了讀取速率，小波系數(shù)編碼單元由一個(gè)或多個(gè)DSP組成，用于對(duì)小波系數(shù)塊進(jìn) 行編碼，可充分利用多DSP的并行處理能力，提高整個(gè)系統(tǒng)的處理速度，優(yōu)先 級(jí)控制單元對(duì)各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求進(jìn)行優(yōu)先級(jí)排序后再分別響應(yīng)，進(jìn)一 步提高了系統(tǒng)的處理速度。當(dāng)小波系數(shù)讀取控制單元和優(yōu)先級(jí)控制單元采用 FPGA實(shí)現(xiàn)時(shí)，其與多片DSP結(jié)合并行處理，可保證系統(tǒng)的處理速度達(dá)到每秒 30MSample/s。對(duì)于復(fù)雜的遙感圖像，4倍壓縮時(shí)峰值信噪比與JPEG2000標(biāo) 準(zhǔn)軟件計(jì)算結(jié)果僅差0.5Db,保真性好；
(2) 本發(fā)明中小波系數(shù)讀取控制單元的掃描順序?yàn)?，?shù)據(jù)塊與數(shù)據(jù)塊之間 是Z字形掃描，塊內(nèi)是條帶掃描的順序產(chǎn)生小波系數(shù)讀地址，可以大大節(jié)省實(shí) 現(xiàn)此功能的硬件實(shí)現(xiàn)空間，從而提高小波系數(shù)的尋址速度。另夕卜根據(jù)需求，可以 改變小波系數(shù)塊的子帶掃描順序?yàn)橛傻蛯有〔ㄏ禂?shù)到高層、或由高層小波系數(shù) 至低層，以更好的適應(yīng)DSP并行編碼時(shí)概率更新后編碼的高效性；
(3) 優(yōu)先級(jí)控制單元采用兩級(jí)FIFO實(shí)現(xiàn)各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求， 優(yōu)先級(jí)排序相對(duì)固定順序的排序方法可以最大限度減少DSP的等待時(shí)間，保證
整個(gè)系統(tǒng)的高速運(yùn)行；
(4) 釆用FPGA內(nèi)部的雙口 BLOCKRAM實(shí)現(xiàn)小波系數(shù)《爰存單元或編碼 系數(shù)緩存單元，可通過(guò)雙口 RAM的讀寫(xiě)控制實(shí)現(xiàn)FPGA與DSP之間小波系數(shù) 的交換，相對(duì)于采用FPGA片外存儲(chǔ)單元作為緩存的設(shè)計(jì)，硬件資源占用少， 路徑延遲小，BLOCKRAM讀寫(xiě)速度快且易于控制；
(5) 小波系數(shù)編碼單元中各DSP采用外部存儲(chǔ)器接口的擴(kuò)展型直接存儲(chǔ) 器存儲(chǔ)方式與小波系數(shù)緩存單元或編碼系數(shù)緩存單元的數(shù)據(jù)交換相對(duì)常用的直 接存儲(chǔ)器存儲(chǔ)方式，可以有效地提高DSP與FPGA數(shù)據(jù)交換的效率和速度， 以實(shí)現(xiàn)DSP編碼過(guò)程中數(shù)據(jù)交換和數(shù)據(jù)編碼并行執(zhí)行機(jī)制，從而保證整個(gè)系統(tǒng) 的高速處理能力。


圖1為JPEG2000算法的基本結(jié)構(gòu)框圖2為本發(fā)明圖像壓縮處理系統(tǒng)的硬件實(shí)現(xiàn)原理框圖3為本發(fā)明系統(tǒng)中小波系數(shù)塊塊計(jì)數(shù)、塊序號(hào)和塊地址對(duì)應(yīng)關(guān)系圖4為本發(fā)明系統(tǒng)中小波系數(shù)塊內(nèi)條帶掃描順序圖5為本發(fā)明系統(tǒng)中小波系數(shù)讀地址產(chǎn)生原理圖6為本發(fā)明系統(tǒng)中單片DSP與兩片F(xiàn)PGA數(shù)據(jù)交換原理框圖7為本發(fā)明系統(tǒng)中DSP與FPGA數(shù)據(jù)交換申請(qǐng)的優(yōu)先級(jí)排隊(duì)原理框圖8為本發(fā)明系統(tǒng)中各DSP申請(qǐng)判斷及產(chǎn)生機(jī)理圖9為本發(fā)明系統(tǒng)中優(yōu)先級(jí)控制單元進(jìn)行優(yōu)先級(jí)排隊(duì)的狀態(tài)轉(zhuǎn)移圖10為本發(fā)明系統(tǒng)中數(shù)據(jù)緩存單元釆用的雙口 RAM讀寫(xiě)控制原理框圖11為本發(fā)明系統(tǒng)中小波系數(shù)編碼單元的DSP處理小波系數(shù)的流程圖12為本發(fā)明系統(tǒng)中碼流優(yōu)化截取單元EDMA讀寫(xiě)與DSP處理并行機(jī)制
原理框圖。
具體實(shí)施例方式
如圖2所示，本發(fā)明圖1象壓縮處理系統(tǒng)包括，下面以四片DSP與兩片F(xiàn)PGA
的設(shè)計(jì)方案為例進(jìn)一步說(shuō)明本發(fā)明系統(tǒng)的工作過(guò)程。
一、 四片DSP與兩片F(xiàn)PGA耳關(guān)合設(shè)計(jì)的高速實(shí)現(xiàn)方案
如圖2所示，在本發(fā)明系統(tǒng)中，JPEG2000算法是由四片DSP與兩片F(xiàn)PGA 共同來(lái)完成的，其中小波變換FPGA及其外圍SRAM完成圖像數(shù)據(jù)緩存和小 波變換的硬件實(shí)現(xiàn)，四片DSP完成小波系數(shù)塊的嵌入式比特平面編碼，而另一 片F(xiàn)PGA完成編碼數(shù)據(jù)的優(yōu)化截取、RS編碼以及輔助數(shù)據(jù)的緩存。小波變換 FPGA內(nèi)部開(kāi)辟有四個(gè)BLOCKRAM,分別作為四片DSP的一部分外部存儲(chǔ)空 間，以便存儲(chǔ)小波系數(shù)塊；優(yōu)化截取FPGA內(nèi)部開(kāi)辟有四個(gè)BLOCKRAM作為 四片DSP的另一部分外部存儲(chǔ)空間，以存儲(chǔ)編碼后的小波數(shù)據(jù)。
圖像數(shù)據(jù)緩存采用兩片SRAM來(lái)實(shí)現(xiàn)乒乓緩存和圖像塊的劃分。在本實(shí)施 例中，輸入圖像(以3072*1024為例說(shuō)明)以3072像素為一行，SRAM緩存 1024行可劃分為3個(gè)1024*1024大小的TILE。小波變換FPGA以一個(gè)TILE 為處理單位，分別讀出三個(gè)TILE進(jìn)行小波變換。小波變換FPGA完成一個(gè)TILE 圖像數(shù)據(jù)97整形小波變換。整形小波變換系數(shù)采用JPEG2000標(biāo)準(zhǔn)中所對(duì)應(yīng) 的系數(shù)。硬件實(shí)現(xiàn)需要外部SRAM緩存中間計(jì)算結(jié)果。為節(jié)省存儲(chǔ)空間，可采 用LINE_BASED小波變換技術(shù)，行變換、列變換可以同時(shí)進(jìn)行，當(dāng)小波變換 結(jié)束后，將緩存的各級(jí)小波變換系數(shù)寫(xiě)入外部SRAM。采用兩片外部SRAM可 以實(shí)現(xiàn)小波變換系數(shù)的乒乓緩存。
小波變換FPGA與多片DSP進(jìn)行小波系數(shù)的高速交換時(shí)，是按照預(yù)先設(shè) 定的順序讀出小波系數(shù)塊并存入FPGA內(nèi)部存^f諸空間(雙口 BLOCKRAM )，該 存儲(chǔ)空間作為DSP的外部擴(kuò)展存儲(chǔ)空間，由DSP進(jìn)行數(shù)據(jù)讀取操作。
四片DSP對(duì)小波系數(shù)塊分別進(jìn)行嵌入式比特平面編碼。每個(gè)小波系數(shù)塊編 碼后的系數(shù)存入優(yōu)化截取FPGA內(nèi)部存儲(chǔ)空間(雙口 BLOCKRAM )。優(yōu)化截取 程序先讀取所有系數(shù)塊并存入外部SRAM中，再讀取每個(gè)系數(shù)塊截取點(diǎn)和相應(yīng) 的失真值緩存在FPGA內(nèi)部開(kāi)設(shè)的SRAM。根據(jù)處理速度，內(nèi)部和外部均開(kāi)設(shè) 了三組區(qū)域進(jìn)行數(shù)據(jù)的乒乓緩存。程序根據(jù)Lagrange算法尋找規(guī)定壓縮碼率
(如4:1)下失真最小的一組截取點(diǎn)，再根據(jù)截取點(diǎn)截取每塊系數(shù)的部分碼流， 碼流組合后進(jìn)行RS編碼，再與緩存的輔助數(shù)據(jù)拼接后輸出。
該方案可高速實(shí)現(xiàn)JPEG2000算法的原因主要有以下幾點(diǎn)1 )充分利用 FPGA并行處理機(jī)制解決小波變換和優(yōu)化截取的快速碌/f牛實(shí)現(xiàn)；2)采用DSP 編碼小波系數(shù)塊是根據(jù)EBCOT算法中T1編碼基于小波系數(shù)塊的特點(diǎn)，并利 用了 DSP強(qiáng)大的數(shù)據(jù)處理功能；3)小波變換FPGA與多片DSP進(jìn)行小波系 數(shù)的高速交換是保證FPGA與DSP發(fā)揮各自處理優(yōu)勢(shì)，保證整體處理速度的 關(guān)鍵。經(jīng)測(cè)試，在DSP主頻為850Mhz時(shí)，單片DSP與FPGA數(shù)據(jù)交換速率 為7CT16Mbps,四片DSP與FPGA數(shù)據(jù)交換的速率可以達(dá)到4.48Gbps。
二 、 小波系數(shù)塊的高效尋址
小波系數(shù)塊的高效尋址要解決的問(wèn)題是，根據(jù)JPEG2000算法的要求，將 小波系數(shù)塊以及塊內(nèi)的系數(shù)按照固定的順序讀出，即按照一定的掃描順序產(chǎn)生 讀小波系數(shù)的讀地址。小波系數(shù)塊讀出的掃描順序?yàn)閴K與塊之間是Z字形掃 描順序，塊內(nèi)是條帶掃描順序。由于碼塊編碼過(guò)程中要根據(jù)幾個(gè)碼塊編碼系數(shù) 進(jìn)行上下文概率更新，統(tǒng)計(jì)特性一致的碼塊為一組進(jìn)行概率更新，會(huì)使概率分 布更為集中，編碼效率更高。因此按照Z(yǔ)字的掃描順序?qū)Υa塊進(jìn)行掃描。Z字 形掃描順序即將小波系數(shù)分成大小相同的塊，按照Z(yǔ)字形順序進(jìn)行編號(hào)。如圖 3所示，1024*1024大小的圖像經(jīng)過(guò)四級(jí)小波變換后，具有十三個(gè)子帶(粗實(shí) 線劃分出的區(qū)域)。按照64*64的大小為一個(gè)系數(shù)塊，可以劃分為256個(gè)系數(shù) 塊(虛線劃分出的區(qū)域)。Z字掃描首先體現(xiàn)在子帶掃描順序，即對(duì)四級(jí)小波變 換按照LL4、 HL4、 LH4、 HH4、 HL3、 LH3、 HH3、 HL2、 LH2、 HH2、 HL1、 LH1、 HH1的先后順序掃描。然后在每個(gè)子帶內(nèi)將所有的塊劃分為對(duì)稱(chēng)的四組， 每組掃描順序也為Z字形。每組繼續(xù)劃分直到只剩一個(gè)數(shù)據(jù)塊為止，該數(shù)據(jù)塊 的大小可以根據(jù)需要設(shè)定，如32*32、 64*64等。圖3中每個(gè)系數(shù)塊中有兩個(gè) 數(shù)字，上層數(shù)字是按照LL4、 HL4、 LH4、 HH4、 HL3、 LH3、 HH3、 HL2、 LH2、 HH2、 HL1、 LH1、 HH1子帶順序進(jìn)行的塊序號(hào)編排，對(duì)應(yīng)圖5中的塊計(jì)^:。
而下層數(shù)字是按照HL1、 LH1、 HH1、 HL2、 LH2、 HH2、 HL3、 LH3、 HH3、 HL4、 LH4、 HH4、 LL4子帶順序進(jìn)行的塊序號(hào)編排，對(duì)應(yīng)圖5中的塊序號(hào)。 之所以按照這個(gè)順序是因?yàn)樵?: 1的固定壓縮比下可以使得DSP的編碼效率 達(dá)到最優(yōu)值。
每個(gè)系數(shù)塊內(nèi)的條帶掃描順序如圖4所示，即將一個(gè)系數(shù)塊分成四行一個(gè) 條帶，由上至下順序掃描每個(gè)條帶，對(duì)于64*64大小的數(shù)據(jù)塊，共分成16個(gè) 條帶。條帶內(nèi)部從左至右順序掃描每列，每列是從上到下掃描。因?yàn)闂l帶中每 列小波系數(shù)往往是相同或相近的，該掃描順序有利于小波系數(shù)相關(guān)性的提:f又。
根據(jù)掃描順序，產(chǎn)生讀地址可以按照?qǐng)D5所示的方法實(shí)現(xiàn)。圖5中SRAM 讀地址是由20位二進(jìn)制數(shù)表示1024*1024大小地址，其中高8位是塊地址， 低12位表示塊內(nèi)條帶地址。塊地址是由圖5的輸入，塊計(jì)數(shù)經(jīng)塊序號(hào)產(chǎn)生模 塊和塊地址產(chǎn)生模塊生成的，而塊內(nèi)條帶地址則是由圖5的輸入，即塊內(nèi)計(jì)數(shù) 經(jīng)條帶地址產(chǎn)生模塊生成的。塊內(nèi)條帶地址的高4位表示條帶序號(hào)(從0到15), 低8位表示64*4大小條帶內(nèi)系數(shù)的序號(hào)。塊計(jì)數(shù)由一個(gè)8位計(jì)數(shù)器產(chǎn)生，通 過(guò)塊序號(hào)產(chǎn)生模塊映射為塊序號(hào)，塊序號(hào)通過(guò)塊地址產(chǎn)生模塊映射為塊地址。 塊地址就是按照從左到右，由上至下的逐塊掃描順序遞增。塊內(nèi)計(jì)數(shù)由一個(gè)12 位的計(jì)數(shù)器產(chǎn)生，表示一個(gè)系數(shù)塊內(nèi)部按照每行從左至右，再?gòu)纳现料轮鹦袙?描的順序。通過(guò)條帶地址產(chǎn)生模塊可以轉(zhuǎn)化為圖4所示的掃描順序。例如圖3 中第12塊(較小數(shù)字)小波塊中第3行3列的小波系數(shù)，其塊地址的產(chǎn)生過(guò) 程是塊計(jì)數(shù)12先變?yōu)閴K序號(hào)76再變?yōu)閴K地址42。條帶地址是由塊內(nèi)計(jì)數(shù)值 11中高4位表示的條帶序號(hào)0和條帶內(nèi)掃描順序11變?yōu)榈?30組成。其最終 地址是42*4096+0*256+130=172162。采用圖5所示的方法實(shí)現(xiàn)小波系數(shù)塊之 間的Z字掃描方法和小波系數(shù)塊內(nèi)的條帶掃描可以大大節(jié)省實(shí)現(xiàn)此功能的硬件 實(shí)現(xiàn)空間，從而提高小波系數(shù)的尋址速度。
三、雙口 RAM寫(xiě)小波系數(shù)優(yōu)先級(jí)控制
如圖6所示，本發(fā)明實(shí)施例中DSP采用EMIF接口通過(guò)EDMA方式進(jìn)行
外部存儲(chǔ)空間的訪問(wèn)。該存儲(chǔ)空間是FPGA內(nèi)部的BLOCKRAM來(lái)實(shí)現(xiàn)雙口 RAM, FPGA對(duì)該空間也進(jìn)行存儲(chǔ)操作。雙口 RAM的每個(gè)端口都有獨(dú)立的數(shù) 據(jù)線，地址線和讀、寫(xiě)使能控制線。圖6中WV BLOCKRAM1為實(shí)現(xiàn)小波變 換系數(shù)緩存的雙口 RAM。其中A 口數(shù)據(jù)線、地址線、讀寫(xiě)使能分別為 WV一DATA一A
、術(shù)—ADDR一攀.15]、 WV一EN一A、 WV—WE一A, B 口數(shù) 據(jù)線、地址線、讀寫(xiě)使能分別為DATA_B
、 ADDR_B
、 EN—B、 WE—B。圖6中OT BLOCKRAM2為實(shí)現(xiàn)編碼系數(shù)緩存的雙口 RAM。其中A 口數(shù)據(jù)線、地址線、讀寫(xiě)使能分別為WV—DATA—A[O..15]、 VW_ADDR—A[O.. 15]、 WV—EN_A、 WV—WE—A， B 口數(shù)據(jù)線、地址線、讀寫(xiě)使能與WVBLOCKRAM1 的B 口公用。本實(shí)施例中采用16位數(shù)據(jù)線和15位地址線，B 口高位地址線 (ADDR—B[14])用于區(qū)分同一片DSP對(duì)應(yīng)的兩片存儲(chǔ)空間。ADDR—B[14]= '0，表明對(duì)應(yīng)小波變換緩存RAM, ADDR_B[14]= '1，表明對(duì)應(yīng)編碼系數(shù)緩 存RAM。 BLOCKRAM內(nèi)部數(shù)據(jù)空間劃分為標(biāo)志位、有效數(shù)據(jù)區(qū)。設(shè)定零地址 空間為讀寫(xiě)狀態(tài)標(biāo)志，以表示雙口的操作狀態(tài)。如WV_BLOCKRAM1零地址 寫(xiě)入"AAAA"表明小波數(shù)據(jù)塊已經(jīng)寫(xiě)入，等待DSP讀出。DSP在讀完數(shù)據(jù)后 在零地址寫(xiě)入"BBBB",表明小波數(shù)據(jù)已經(jīng)讀出，可以寫(xiě)入下一塊小波數(shù)據(jù)， 即對(duì)FPGA發(fā)出了可以寫(xiě)入凄t據(jù)的申請(qǐng)。
圖7為本發(fā)明系統(tǒng)中DSP與FPGA數(shù)據(jù)交換申請(qǐng)的優(yōu)先級(jí)排隊(duì)原理框圖。 FPGA不斷查詢(xún)多個(gè)BLOCKRAM (多片DSP的外部存儲(chǔ)空間)中DSP申請(qǐng) 數(shù)據(jù)交換的標(biāo)志位，對(duì)多個(gè)申請(qǐng)進(jìn)行存儲(chǔ)、優(yōu)先級(jí)排序并將排序后的序號(hào)存儲(chǔ)， 最后逐個(gè)響應(yīng)申請(qǐng)。采用兩級(jí)FIFO加優(yōu)先級(jí)控制和時(shí)序控制的方法以完成申 請(qǐng)的判斷、存儲(chǔ)、排隊(duì)及響應(yīng)，該方法可以保證多片DSP以最高效的速度讀出。 申請(qǐng)判斷及產(chǎn)生模塊要不斷查詢(xún)四個(gè)BLOCKRAM的零地址，當(dāng)某個(gè) BLOCKRAM零地址數(shù)據(jù)為"AAAA"時(shí)，信號(hào)13*變高。由于四個(gè)BLOCKRAM 可能同時(shí)產(chǎn)生申請(qǐng)，因此要在任何一個(gè)申請(qǐng)產(chǎn)生時(shí)將四個(gè)申請(qǐng)狀態(tài)進(jìn)行編碼并 緩存，即產(chǎn)生寫(xiě)FIFO的數(shù)據(jù)和使能。圖8為申請(qǐng)判斷及產(chǎn)生機(jī)理圖，在b1、
b2、 b3或b4、由低變高的時(shí)刻產(chǎn)生一個(gè)時(shí)鐘寬度的脈沖信號(hào)S1、 S2、 S3或 S4以表示對(duì)應(yīng)的申請(qǐng)狀態(tài)，并將此狀態(tài)鎖存并存入FIFO中。例如圖8中，b3 先由低變高時(shí)，申請(qǐng)狀態(tài)的編碼是S1、 S2、 S3和S4狀態(tài)組合，即"0010"， 同時(shí)寫(xiě)信號(hào)We—fjfoa變高，將"0010"寫(xiě)入FIFOA。根據(jù)先入先出的原則， 先產(chǎn)生的申請(qǐng)將先寫(xiě)入并先響應(yīng)。如果兩個(gè)以上的申請(qǐng)同時(shí)產(chǎn)生，例如b1、 b2 同時(shí)變高，則申請(qǐng)狀態(tài)為"1100",優(yōu)先級(jí)排序才莫塊會(huì)根據(jù)約定的優(yōu)先級(jí)順序決 定先響應(yīng)b1還是b2。之所以采用FIFO緩存是為了解決連續(xù)兩個(gè)以上的申請(qǐng) 先后到來(lái)時(shí)，優(yōu)先級(jí)排隊(duì)可能發(fā)生擁堵的情況。
申請(qǐng)的優(yōu)先級(jí)排序模塊在申請(qǐng)響應(yīng)的空隙根據(jù)FIFOA的空標(biāo)志判斷是否 有申請(qǐng)被存儲(chǔ)。 一旦有申請(qǐng)即產(chǎn)生讀信號(hào)(圖7中Rd—a)并讀出申請(qǐng)的編碼 信號(hào)(圖7中Dout一a)，然后根據(jù)預(yù)定的優(yōu)先級(jí)進(jìn)行優(yōu)先級(jí)排隊(duì)，將排序好的 申請(qǐng)標(biāo)志(圖7中Din—b)順序?qū)懭隖IFOB。優(yōu)先級(jí)排序模塊是采用狀態(tài)機(jī)的 寫(xiě)法列舉16種輸入狀態(tài)及相應(yīng)的狀態(tài)轉(zhuǎn)移，針對(duì)每種非零狀態(tài)均產(chǎn)生寫(xiě)FIFOB 的寫(xiě)門(mén)控和相應(yīng)的寫(xiě)數(shù)據(jù)。優(yōu)先級(jí)排隊(duì)狀態(tài)轉(zhuǎn)移圖見(jiàn)圖9，其中16個(gè)圓圈表示 16種狀態(tài)，對(duì)應(yīng)FIFOA的15種可能的輸出和一種復(fù)位狀態(tài)"0000 "。每種 狀態(tài)旁"Dout "表示該狀態(tài)應(yīng)輸出到FIFOB的信號(hào)值，也就是優(yōu)先級(jí)排隊(duì)模 塊的輸出。針對(duì)每種輸入狀態(tài)，狀態(tài)轉(zhuǎn)移及相應(yīng)的輸出是這樣的。復(fù)位信號(hào)到 來(lái)時(shí)，進(jìn)入"0000"狀態(tài)，無(wú)輸出，F(xiàn)IFOB寫(xiě)信號(hào)無(wú)效FIFOA讀有效
(Wr=0，rd=1 )。在非復(fù)位狀態(tài)下，F(xiàn)IFOA輸出"0001"，則狀態(tài)機(jī)進(jìn)入"0001" 狀態(tài)，Dout= "4",表明DSP4發(fā)出的申請(qǐng)進(jìn)入FIFOB緩存，同時(shí)寫(xiě)FIFOB 有效、讀FIFOA無(wú)效(Wr-1，rd二0),然后回到"0000"等待FIFOA非零輸出。 當(dāng)FIFOA輸出"0010"，則狀態(tài)機(jī)進(jìn)入輸入"0010"狀態(tài)，Dout= "3",表明 DSP3發(fā)出的申請(qǐng)進(jìn)入FIFOB緩存。如果輸入信號(hào)出現(xiàn)兩個(gè)以上"1",例如
"0011",則狀態(tài)機(jī)先輸出Dout= "4"表明先響應(yīng)DSP4，然后跳入"0010" 狀態(tài)，輸出Dout= "3"，即后響應(yīng)DSP3,最后回到"0000"狀態(tài)。進(jìn)入輸入
"0001"狀態(tài)，Dout= "2",表明DSP2發(fā)出的申請(qǐng)進(jìn)入FIFOB緩存。當(dāng)輸入
是"1111"，表明四片DSP同時(shí)產(chǎn)生申請(qǐng)，按照DSP4、 DSP3、 DSP2、 DSP1
的先后順序，則狀態(tài)轉(zhuǎn)移為"1110"、 "1100"、 "1000"、 "0000",同時(shí)產(chǎn)生連 續(xù)四個(gè)寫(xiě)FIFOB門(mén)控和對(duì)應(yīng)的寫(xiě)數(shù)據(jù)Dout- "4"、 Dout= "3"、 Dout- "2"、 Dout= "1"。依此類(lèi)推，對(duì)應(yīng)FIFOA的15種輸出狀態(tài)，都可以在圖9中找到 相應(yīng)的輸出和狀態(tài)轉(zhuǎn)移。在FIFOA非空時(shí)讀出的數(shù)據(jù)是有效的。FIFOB讀有 效信號(hào)產(chǎn)生是在申請(qǐng)相應(yīng)空閑期間進(jìn)行查詢(xún)，如果FIFOB非空、FIFOB非寫(xiě) 則產(chǎn)生FIFOB讀信號(hào)。
圖7中申請(qǐng)響應(yīng)模塊在申請(qǐng)響應(yīng)的空隙根據(jù)FIFOB的空標(biāo)志在寫(xiě)門(mén)控?zé)o效 時(shí)讀取FIFOB中存儲(chǔ)的標(biāo)志并譯碼，產(chǎn)生響應(yīng)信號(hào)cT,同時(shí)將申請(qǐng)信號(hào)13*變 低，保證新的申請(qǐng)判斷能夠產(chǎn)生。例如FIFOB讀出"0001"，則d4變?yōu)?1，， b4變?yōu)?0'。
四、小波系數(shù)雙口 RAM的讀寫(xiě)控制
本發(fā)明實(shí)施例中，小波系凄t緩存單元和編碼系凄t緩存單元均采用雙口 RAM 來(lái)實(shí)現(xiàn)。小波系數(shù)雙口 RAM的讀寫(xiě)控制模塊劃分如圖10。雙口 RAM的讀寫(xiě) 控制完成的功能一方面是通過(guò)A 口信號(hào)產(chǎn)生模塊將從外部SRAM讀出的小波系 數(shù)塊根據(jù)門(mén)控d和地址addr按照雙口 RAM的寫(xiě)時(shí)序?qū)懭階 口 (地址、數(shù)據(jù)、 寫(xiě)使能、讀使能分別是圖10所示的addr_a、 data_a、 en—a、 we_a),并從A 口中讀出讀寫(xiě)狀態(tài)標(biāo)示(圖10所示的data—a—out)送入優(yōu)先級(jí)控制單元以進(jìn) 行申請(qǐng)判斷和優(yōu)先級(jí)控制。另一方面DSP通過(guò)B 口信號(hào)產(chǎn)生模塊將從B 口讀 出標(biāo)識(shí)(圖10所示的data—b一out)進(jìn)行判斷，若讀出"AAAA"表明小波數(shù)據(jù) 塊已經(jīng)寫(xiě)入，等待讀出。DSP產(chǎn)生讀使能、讀地址和讀時(shí)鐘(en、 addr、 elk) 通過(guò)B 口信號(hào)產(chǎn)生模塊從RAM的B 口將小波系數(shù)塊(data_dsp)讀出后，再 寫(xiě)入"BBBB"標(biāo)識(shí)(data—dsp),以表明數(shù)據(jù)已經(jīng)讀出，可以寫(xiě)入下一小波系 數(shù)塊。A、 B 口信號(hào)產(chǎn)生模塊要保證B 口寫(xiě)時(shí)，A口不發(fā)生讀，A口寫(xiě)時(shí)，B口 不發(fā)生讀，以此保證讀數(shù)據(jù)正確。另外，B 口信號(hào)產(chǎn)生模塊還要根據(jù)高位地址 線狀態(tài)識(shí)別DSP發(fā)出的讀寫(xiě)信號(hào)是針對(duì)小波變換FPGA還是優(yōu)化截取FPGA。
具體而言，當(dāng)Addr(14戶(hù)'0'時(shí)，表明針對(duì)小波變換FPGA,反之，當(dāng)Addr(14)=T 時(shí)，表明針對(duì)優(yōu)化截取FPGA。
五、DSP高速EMIF接口控制
為達(dá)到DSP和FPGA高速數(shù)據(jù)交換，DSP對(duì)于高速外部存儲(chǔ)器接口的控 制方式選擇和DSP處理數(shù)據(jù)流的并行處理機(jī)制設(shè)計(jì)是一個(gè)關(guān)4建環(huán)節(jié)。DSP訪 問(wèn)外部存儲(chǔ)器時(shí)必須采用外部存儲(chǔ)器接口 (EMIF)接口。本實(shí)施例中DSP的 具體型號(hào)是TMS3206416，其CPU (中央處理單元)主頻可達(dá)1GHz，內(nèi)部具 有EMIFA和EMIFB兩個(gè)外部存儲(chǔ)器接口以及EDMA(擴(kuò)展型直接存儲(chǔ)器存取) 控制器。本實(shí)施例中采用EMIFB接口完成對(duì)外部存儲(chǔ)器的訪問(wèn)，具體采用16 比特?cái)?shù)據(jù)總線寬度，同步接口模式。EDMA控制器負(fù)責(zé)DSP片內(nèi)存儲(chǔ)器L2與 外部存儲(chǔ)器之間的數(shù)據(jù)傳遞。經(jīng)實(shí)際測(cè)試，同步時(shí)鐘最高速率可達(dá)140MHz, 數(shù)據(jù)傳遞效率幾乎達(dá)到100%。當(dāng)DSP主頻工作在850MHz,單片DSP與FPGA 數(shù)據(jù)交換速率實(shí)際為7CT16Mbps時(shí)，四片DSP與FPGA數(shù)據(jù)交換的速率可以 達(dá)到4.48Gbps,設(shè)備已經(jīng)可以滿(mǎn)足30M采樣每秒的圖像輸入速率。
DSP處理小波系數(shù)流程如圖11所示。在DSP程序初始化過(guò)程中先寫(xiě) "BBBB"標(biāo)識(shí)，表明FPGA可以寫(xiě)小波系數(shù)了，然后等待"AAAA，，標(biāo)識(shí)，等 到標(biāo)識(shí)后置EDMA讀操作。在EDMA讀過(guò)程中首先判斷程序是否第一次寫(xiě)， 如果是，則直接置"DDDD"標(biāo)識(shí)(表明優(yōu)化截取FPGA內(nèi)部BLOACKRAM 已讀空)。在EDMA讀完后，等待"DDDD"標(biāo)識(shí)，等到后置EDMA寫(xiě)。在寫(xiě) 上一塊編碼系數(shù)時(shí)，對(duì)當(dāng)前碼塊小波系數(shù)進(jìn)行EBC處理(嵌入式比特平面編 碼)。編碼結(jié)束后等待EDMA寫(xiě)結(jié)束和"AAAA"標(biāo)識(shí)(表明小波變換FPGA 內(nèi)部BLOACKRAM已寫(xiě)滿(mǎn))，如果兩者均滿(mǎn)足，則進(jìn)行EDMA讀。讀下一塊 小波系數(shù)的過(guò)程中對(duì)當(dāng)前塊編碼數(shù)據(jù)進(jìn)行MQ熵編碼，編碼結(jié)束后進(jìn)入等待 EDMA讀完的判斷。
由于EDMA可以保證數(shù)據(jù)搬移過(guò)程中不啟用CPU(中央控制單元)，因此， 在EDMA寫(xiě)時(shí)，可以進(jìn)行EBC操作，在EDMA讀時(shí)，可以進(jìn)行MQ編碼。
EDMA讀寫(xiě)與DSP處理并行機(jī)制如圖12。 一個(gè)完整的處理周期是從第一道豎 線開(kāi)始至第三道豎線截至。在第一道豎線處判斷EDMA讀結(jié)束且讀到標(biāo)識(shí)
"DDDD"(表明優(yōu)化截取FPGA內(nèi)部BLOACKRAM已讀空)時(shí)，在啟動(dòng)EDMA 寫(xiě)后立即開(kāi)始EBC (嵌入式比特平面編碼)。如果EDMA足夠快，在EBC結(jié) 束時(shí)，就可在第二道豎線處判到EDMA寫(xiě)結(jié)束，如果這時(shí)讀到標(biāo)識(shí)"AAAA"
(表明小波變換FPGA內(nèi)部BLOACKRAM已寫(xiě)滿(mǎn))就可以立刻開(kāi)始EDMA讀 和MQ熵編碼。如果讀寫(xiě)EDMA速度足夠快時(shí)，DSP進(jìn)行小波數(shù)據(jù)編碼的時(shí) 間就不受小波數(shù)據(jù)傳輸和編碼碼流傳輸?shù)挠绊?，而只取決于EBC操作和MQ 編碼的速度。
嵌入式比特平面編碼(EBC)是按照重要性傳播、幅值細(xì)化和清理更新三 個(gè)編碼步驟順序進(jìn)行的，每個(gè)PASS的結(jié)束點(diǎn)就是一個(gè)截取點(diǎn)。率失真優(yōu)化截 取算法就是在目標(biāo)碼率為R的情況下，尋找每個(gè)碼塊的截取點(diǎn)，使各碼塊碼流 之和小于等于R時(shí)，每個(gè)碼塊的失真和最小。解決這種條件極值問(wèn)題可以通過(guò) Lagrange算法并歸結(jié)為單個(gè)碼塊的最小化問(wèn)題，即對(duì)于給定的率失真門(mén)限可以 找到失真率大于率失真門(mén)P艮倒數(shù)時(shí)對(duì)應(yīng)的最大截取點(diǎn)。在編碼過(guò)程中可以計(jì)算 每個(gè)碼塊截取點(diǎn)相應(yīng)的失真率，得到一組率失真曲線。當(dāng)所有碼塊編碼結(jié)束后， 對(duì)于同一個(gè)率失真門(mén)限，可以找到每個(gè)碼塊的截取點(diǎn)和對(duì)應(yīng)的碼率之和。優(yōu)化 截取FPGA完成的功能就是就是采用二分法調(diào)整率失真門(mén)限，直到每個(gè)碼塊的 截取點(diǎn)對(duì)應(yīng)的碼率之和接近目標(biāo)碼率R。
本發(fā)明說(shuō)明書(shū)中未作詳細(xì)描述的內(nèi)容屬本領(lǐng)域技術(shù)人員的公知t支術(shù)。
權(quán)利要求
1、一種JPEG2000圖像壓縮處理系統(tǒng)，其特征在于包括圖像小波變換單元、小波系數(shù)讀取控制單元、小波系數(shù)緩存單元、優(yōu)先級(jí)控制單元、小波系數(shù)編碼單元、編碼系數(shù)緩存單元和碼流優(yōu)化截取單元；圖像小波變換單元按照J(rèn)PEG2000算法，將原始圖像數(shù)據(jù)分解成小波系數(shù)塊后送至存儲(chǔ)器；小波系數(shù)讀取控制單元按照設(shè)定的掃描順序?qū)⑿〔ㄏ禂?shù)塊從存儲(chǔ)器中讀出并送至小波系數(shù)緩存單元；小波系數(shù)編碼單元由一個(gè)或多個(gè)DSP組成，用于對(duì)小波系數(shù)塊進(jìn)行編碼，每個(gè)DSP發(fā)出數(shù)據(jù)交換請(qǐng)求并送至優(yōu)先級(jí)控制單元；優(yōu)先級(jí)控制單元對(duì)小波系數(shù)編碼單元中的各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求進(jìn)行優(yōu)先級(jí)排序，并控制各DSP按照優(yōu)先級(jí)順序從小波系數(shù)緩存單元中讀出對(duì)應(yīng)的小波系數(shù)塊；小波系數(shù)編碼單元將編碼后的小波系數(shù)碼塊送至編碼系數(shù)緩存單元；碼流優(yōu)化截取單元從編碼系數(shù)緩存單元讀取所有系數(shù)塊以及與每個(gè)系數(shù)塊對(duì)應(yīng)的截取點(diǎn)和失真值，根據(jù)Lagrange算法尋找規(guī)定壓縮碼率下失真最小的一組截取點(diǎn)，并從所述截取點(diǎn)起截取每個(gè)系數(shù)塊的部分碼流，經(jīng)過(guò)RS編碼后與系統(tǒng)外部輸入的輔助信息進(jìn)行拼接，最后向系統(tǒng)外部輸出。
2、 根據(jù)權(quán)利要求1所述的一種JPEG2000圖像壓縮處理系統(tǒng)，其特征在 于所述的小波系數(shù)讀取控制單元將小波系數(shù)塊從存儲(chǔ)器中讀出時(shí)的掃描順序 為對(duì)于存儲(chǔ)器中存儲(chǔ)的將圖像進(jìn)行n級(jí)小波變換后產(chǎn)生的3n+1個(gè)子帶，子帶之間按照LLn、 HLn、 LHn、 HHn、 HLn-1、 LHn-1、 HHn-1........ HL2、LH2、 HH2、 HL1、 LH1、 HH1的Z字形順序掃描；在每個(gè)子帶內(nèi)將所有的小 波系數(shù)塊劃分為對(duì)稱(chēng)的四組，四組間按照Z(yǔ)字形順序掃描，每組再按照對(duì)稱(chēng)的 四部分進(jìn)行劃分，四部分間的掃描順序也為Z字形，直到劃分后得到的數(shù)據(jù)塊 與預(yù)定值大小相等；對(duì)于每個(gè)劃分后得到的與預(yù)定值大小相等的數(shù)據(jù)塊按照條 帶順序掃描，每個(gè)數(shù)據(jù)塊分成4行一個(gè)條帶，由上至下順序掃描每個(gè)條帶，條 帶內(nèi)部從左至右順序掃描每列，每列從上到下掃描。
3、 根據(jù)權(quán)利要求1所述的一種JPEG2000圖像壓縮處理系統(tǒng)，其特征在 于所述的優(yōu)先級(jí)控制單元對(duì)各DSP發(fā)出的數(shù)據(jù)交換請(qǐng)求進(jìn)4亍優(yōu)先級(jí)排序的方 法為采用兩級(jí)FIFO實(shí)現(xiàn)，先將各DSP發(fā)出的請(qǐng)求狀態(tài)進(jìn)行編碼并緩存在 FIFOA中，然后根據(jù)FIFOA的空標(biāo)志判斷是否有請(qǐng)求被存儲(chǔ)，若有則讀出請(qǐng) 求的編碼信息，根據(jù)預(yù)先設(shè)定的優(yōu)先級(jí)對(duì)所述編碼信息進(jìn)行排序并順序?qū)懭?FIFOB，根據(jù)FIFOB的空標(biāo)志讀取FIFOB中存儲(chǔ)的編碼信息并譯碼，優(yōu)先級(jí) 控制單元產(chǎn)生響應(yīng)信號(hào)。
4、 根據(jù)權(quán)利要求1所述的一種JPEG2000圖像壓縮處理系統(tǒng)，其特征在 于所述的小波系數(shù)緩存單元或編碼系數(shù)緩存單元采用FPGA內(nèi)部的雙口 BLOCKRAM實(shí)現(xiàn)。
5、 根據(jù)權(quán)利要求1所述的一種JPEG2000圖像壓縮處理系統(tǒng)，其特征在 于所述的小波系數(shù)編碼單元中各DSP與小波系凄t緩存單元或編碼系數(shù)緩存單 元的數(shù)據(jù)交換方式為采用外部存儲(chǔ)器接口的擴(kuò)展型直接存儲(chǔ)器存取方式。
全文摘要
一種JPEG2000圖像壓縮處理系統(tǒng)，圖像小波變換單元按照J(rèn)PEG2000算法，將原始圖像分解成小波系數(shù)塊后送存儲(chǔ)器；小波系數(shù)讀取控制單元按設(shè)定的掃描順序?qū)⑾禂?shù)塊從存儲(chǔ)器中讀出并送小波系數(shù)緩存單元；小波系數(shù)編碼單元由DSP組成，對(duì)系數(shù)塊進(jìn)行編碼，每個(gè)DSP發(fā)出數(shù)據(jù)交換請(qǐng)求并送優(yōu)先級(jí)控制單元進(jìn)行優(yōu)先級(jí)排序，各DSP按照優(yōu)先級(jí)順序從小波系數(shù)緩存單元中讀出對(duì)應(yīng)的系數(shù)塊；小波系數(shù)編碼單元將編碼后的系數(shù)碼塊送至編碼系數(shù)緩存單元；碼流優(yōu)化截取單元從編碼系數(shù)緩存單元讀取所有系數(shù)塊及對(duì)應(yīng)的截取點(diǎn)和失真值，根據(jù)Lagrange算法尋找規(guī)定壓縮碼率下失真最小的一組截取點(diǎn)并截取每個(gè)系數(shù)塊的部分碼流，經(jīng)過(guò)RS編碼后與輔助信息拼接后向外部輸出。
文檔編號(hào)H04N7/26GK101365138SQ20081022391
公開(kāi)日2009年2月11日 申請(qǐng)日期2008年10月10日 優(yōu)先權(quán)日2008年10月10日
發(fā)明者于巍巍, 張銳菊, 王菊花, 程亞娟, 譚賢紅 申請(qǐng)人:中國(guó)航天科技集團(tuán)公司第五研究院第五〇四研究所