專利名稱：數(shù)字rz信號時鐘數(shù)據(jù)恢復(fù)電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種時鐘數(shù)據(jù)恢復(fù)電路及其實(shí)現(xiàn)方法，特別是一種數(shù)字RZ信號時鐘數(shù)據(jù)
恢復(fù)電路。
技術(shù)背景-
目前時鐘數(shù)據(jù)恢復(fù)電路通常是由數(shù)字電路和模擬電路混合實(shí)現(xiàn)。串行數(shù)據(jù)在A/D轉(zhuǎn)換后， 通過鎖相環(huán)電路對串行數(shù)據(jù)和時鐘進(jìn)行提取恢復(fù)。鎖相環(huán)技術(shù)是一種時鐘數(shù)據(jù)恢復(fù)電路所廣
泛采用的實(shí)現(xiàn)方法。其基本的工作原理如下頻率鎖定后，數(shù)據(jù)采樣模塊使用的時鐘為壓控 振蕩器輸出的穩(wěn)定時鐘，輸入信號產(chǎn)生抖動時，鑒相模塊將輸入信號相位和壓控振蕩器輸出 信號相位進(jìn)行鑒相輸出，通過電荷泵模塊形成相應(yīng)的電壓信號，低通濾波器完成對該電壓差 信號的高頻和噪聲信號去除功能，保證系統(tǒng)環(huán)路的穩(wěn)定性，電壓差信號作用在壓控振蕩器上 促使其輸出信號頻率與輸入信號頻率靠擾直至頻差消除，進(jìn)而完成頻率鎖定功能。影響到整 個時鐘數(shù)據(jù)恢復(fù)電路的去抖動能力，針對各種不同頻率恢復(fù)的要求，這些組件都有各自不同 的算法、電路參數(shù)及相應(yīng)的結(jié)構(gòu)來完成。在對時鐘數(shù)據(jù)穩(wěn)定要求較高的系統(tǒng)中，時鐘頻率又 比較高的情況下這些模塊是通過模擬電路來實(shí)現(xiàn)的，以便滿足系統(tǒng)的高性能要求，由于模擬 電路通常不好進(jìn)行驗證，在許多系統(tǒng)中雖然已經(jīng)逐步采用純數(shù)字的鎖相環(huán)來實(shí)現(xiàn)時鐘數(shù)據(jù)恢 復(fù)，但是由于各種數(shù)字電路實(shí)現(xiàn)方法不一，在時鐘數(shù)據(jù)恢復(fù)電路中，仍存在抗抖動能力差， 頻率范圍小和鎖定時間長的缺陷
實(shí)用新型內(nèi)容
本實(shí)用新型的目的就是要克服上述的不足，提供一種具有較好的去抖動能力，頻率動態(tài)
范圍寬，鎖定時間短，能把RZ碼型恢復(fù)成NRZ碼型，可用于中低速率串行信號傳輸系統(tǒng)的數(shù) 字RZ信號時鐘數(shù)據(jù)恢復(fù)電路。
本實(shí)用新型數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路包括32位移位寄存器模塊、RZ信號脈沖寬 度計數(shù)模塊、數(shù)據(jù)處理模塊、時鐘數(shù)據(jù)恢復(fù)輸出模塊。其特征是本地時鐘信號BDX同時接 入32位移位寄存器模塊、RZ信號脈沖寬度計數(shù)模塊、數(shù)據(jù)處理模塊和時鐘數(shù)據(jù)恢復(fù)輸出模 塊。RZ串行信號接入32位移位寄存器模塊，該模塊的輸出端同時接RZ信號脈沖寬度計數(shù)模 塊和時鐘數(shù)據(jù)恢復(fù)輸出模塊，RZ信號脈沖寬度計數(shù)模塊的輸出端接數(shù)據(jù)處理模塊輸入端，該 模塊的輸出端與時鐘數(shù)據(jù)恢復(fù)輸出模塊的輸入端連接，時鐘數(shù)據(jù)恢復(fù)輸出模塊的兩個輸出端 分別輸出恢復(fù)時鐘信號、恢復(fù)數(shù)據(jù)信號。
所述32位移位寄存器模塊是由32位移位寄存器、兩個寄存器組成，本模塊在本地時鐘 的節(jié)拍下對RZ信號進(jìn)行采樣，.對采樣的結(jié)果存入32位移位寄存器最低位，其它各位的值依 次向高位移動一位。
所述RZ信號脈沖寬度計數(shù)模塊是由兩個比較器、加法器、三個數(shù)據(jù)選擇器、三個寄存器 組成，本模塊在RZ信號脈沖的上升沿開始計數(shù)，在RZ信號的下降沿記錄計數(shù)結(jié)果并輸出。
所述數(shù)據(jù)處理模塊是由四個寄存器、兩個加法器、兩個小于比較器、與門元件、數(shù)據(jù)選 擇器組成，本模塊是對輸出的計數(shù)結(jié)果進(jìn)行數(shù)據(jù)處理得到準(zhǔn)確的RZ信號脈沖寬度的計數(shù)值V 并輸出。
所述時鐘數(shù)據(jù)恢復(fù)輸出模塊由數(shù)據(jù)三個選擇器、兩個加法器、七個寄存器，兩個相等比 較器，兩個與門元件， 一個或門元件組成，本模塊以數(shù)據(jù)處理模塊輸出計數(shù)值V為參考，對 本地時鐘進(jìn)行V分頻得到恢復(fù)時鐘，以32位移位寄存器的第V/2位的值并將其轉(zhuǎn)化為NRZ碼 型作為恢復(fù)數(shù)據(jù)輸出。
由于本實(shí)用新型釆用了上述模塊的連接結(jié)構(gòu)，工作中在本地時鐘的節(jié)拍下，32位移位寄 存器模塊對RZ進(jìn)行采樣，采樣的值依次存入32位移位寄存器，如果32位移位寄存器的低兩位是2' hi則表示RZ信號脈沖上升沿被檢測到，RZ信號脈沖寬度計數(shù)模塊的計數(shù)器開始?xì)w 零計數(shù)，如果32位移位寄存器的低兩位是2' h2則表示RZ信號下降沿被檢測到，RZ信號脈 沖寬度計數(shù)模塊的計數(shù)器的值V被記錄并輸出，數(shù)據(jù)處理模塊判斷兩次RZ信號脈沖寬度計數(shù) 模塊的計數(shù)器的值V相差是否超過1，如果沒有超過1則表示RZ信號的脈沖寬度為V個本地 時鐘周期的長度，否則繼續(xù)比較判斷記錄結(jié)果，時鐘數(shù)據(jù)恢復(fù)輸出模塊根據(jù)V值，對本地時 鐘進(jìn)行V分頻得到恢復(fù)時鐘輸出，選擇32位移位寄存器的第V/2值為恢復(fù)數(shù)據(jù)輸出。 本實(shí)用新型的優(yōu)點(diǎn)是
1、 不需要參考時鐘，能自動根據(jù)RZ信號的脈沖寬度產(chǎn)生恢復(fù)時鐘
2、 選取過采樣的中間值作為恢復(fù)數(shù)據(jù)輸出，抗抖動性強(qiáng)；
3、 三個脈沖就可以鎖定RZ信號頻率，鎖定時間短；
4、 能把RZ信號轉(zhuǎn)化為NRZ信號，便于后端處理。


圖1為本實(shí)用新型整體結(jié)構(gòu)示意圖2為本實(shí)用新型32位移位寄存器模塊中的電路連接示意圖3為本實(shí)用新型RZ信號脈沖寬度計數(shù)模塊中的電路連接示意圖4為本實(shí)用新型數(shù)據(jù)處理模塊中的電路連接示意圖5為本實(shí)用新型時鐘數(shù)據(jù)恢復(fù)輸出模塊中的電路連接示意圖。
具體實(shí)施方式
下面結(jié)合圖形，對本實(shí)用新型的實(shí)施過程作進(jìn)一步的詳細(xì)描述。 實(shí)施例1
參照圖2, 32位移位寄存器模塊1是由32位移位寄存器101，第一寄存器102、第二寄 存器103組成，RZ信號接入32位移位寄存器101和第二寄存器103的D端，本地系統(tǒng)時鐘 BDX同時輸入32位移位寄存器101、第一寄存器102和第二寄存器103的ENA端，32位移位 寄存器101的輸出端Q與第一寄存器102的輸入端D連接，該寄存器102輸出端Q為32位并 行數(shù)據(jù)D32，第二寄存器103的輸出信號為32位移位寄存器101的低兩位數(shù)據(jù)輸出D2。上述 32位移位寄存器101的作用是對輸入的RZ信號進(jìn)行釆樣寄存。本32位移位寄存器模塊的作 用是在本地時鐘的節(jié)拍下對RZ信號進(jìn)行采樣，對采樣的結(jié)果存入32位移位寄存器最低位， 其它各位的值依次向高位移動一位。
實(shí)施例2
參照圖3， RZ信號脈沖寬度計數(shù)模塊2是由第一比較器201、第二比較器203、第一加法 器202、第一數(shù)據(jù)選擇器204、第二數(shù)據(jù)選擇器205、第三數(shù)據(jù)選擇器207、第三寄存器206、 第四寄存器208、第五寄存器209組成，低兩位數(shù)據(jù)輸入信號D2同時接入第一比較器201、 第二比較器203的輸入端A，常數(shù)2' hl接入第一比較器201輸入端B;常數(shù)5' h01接入第 一加法器202;常數(shù)2' h2接入第二比較器203的輸入端B;第一加法器202的輸入端A同時 與第一數(shù)據(jù)選擇器204、第三數(shù)據(jù)選擇器207的輸入端DATAB及第三寄存器206輸出端Q端 連接第一比較器201的輸出端OUT同時與第二數(shù)據(jù)選擇器205的輸入端SEL、第四寄存器 208輸入端D和第五寄存器209輸入端CLR連接；第一加法器202的輸出端OUT與第一數(shù)據(jù) 選擇器204的輸入端DATAB連接，該數(shù)據(jù)選擇器204的輸出端OUTO接入第二數(shù)據(jù)選擇器205 的輸入端MTAA;第二比較器203的輸出端OUT同時與第一數(shù)據(jù)選擇器204和第三數(shù)據(jù)選擇 器207的輸入端SEL連接第二數(shù)據(jù)選擇器205的輸入端接常數(shù)信號5' HOO，該數(shù)據(jù)選擇器 205的輸出端OUTO接第三寄存器206輸入端D，該寄存器206的另一個輸入端ENA與第四寄 存器208和第五寄存器209的輸入端ENA同時接本地信號DBX;第三數(shù)據(jù)選擇器207的輸入 端DATAA與第五寄存器209的輸出端Q連接；其目的是利用第五寄存器209輸出信號的反饋 與本數(shù)據(jù)選擇器所采集的信號相比較，以達(dá)到控制第五寄存器209的輸入和輸出脈沖寬度計 數(shù)結(jié)果pulsecunter;第四寄存器208的輸出信號為上升沿標(biāo)志riseout;上述的第一比較器 201的作用是判斷RZ信號的上升沿是否被檢測到，如果是則輸出"1"，否則輸出"0";上述的第二比較器203的作用是判斷RZ信號的下升沿是否被檢測到，如果是則輸出"l"，否則輸 出"0"。本RZ信號脈沖寬度計數(shù)模塊的作用是在RZ信號脈沖的上升沿開始計數(shù)，到RZ 信號的下降沿記錄計數(shù)結(jié)果并輸出。 實(shí)施例3
參照圖4，數(shù)據(jù)處理模塊3是由第六寄存器301、第七寄存器302、第八寄存器309、第 九寄存器310、第二加法器303、第三加法器304、第一小于比較器305、第二小于比較器306、 第一與門307和第四數(shù)據(jù)選擇器308組成，RZ脈沖寬度計數(shù)模塊2的第五寄存器209的輸出 脈沖寬度計數(shù)結(jié)果pulsecunter、本地信號BDX、第四寄存器208的輸出信號上升沿標(biāo)志 riseout分別接入第六寄存器301的D、 ENA、 CLR輸入端上；同時本地信號BDX還分別接入 第七寄存器302、第八寄存器309和第九寄存器310的ENA輸入端上；第四寄存器208的輸 出信號上升沿標(biāo)志riseout同時分別接入第七寄存器302、第八寄存器309和第九寄存器310 的CLR輸入端上；第六寄存器301的輸出端Q同時接入第七寄存器302輸入端D、第二加法 器303、第三加法器304的輸入端A和第四數(shù)據(jù)選擇器308的輸入端DATAB上；第七寄存器 302的輸出端Q同時接入第一小于比較器305的輸入端A和第二小于比較器306的輸入端B 上；第二加法器303的輸出端0UT接入第一小于比較器305的輸入端B上第三加法器304 的輸出端0UT接入第二小于比較器306的輸入端A上；第一小于比較器305、第二小于比較 器306的輸出端OUT分別接入第一與門307的輸入端上，該與門307的輸出端同時接入第四 數(shù)據(jù)選擇器308的輸入端SEL和第九寄存器310的輸入端D上；第四數(shù)據(jù)選擇器308的另一 輸入端DATAA與第八寄存器309的輸出端Q連接，第四數(shù)據(jù)選擇器308的輸出端OUT與第八 寄存器309的輸入端D連接，該寄存器309的輸出端Q輸出的是脈沖寬度處理結(jié)果pulsecnt; 第九寄存器310的輸出端Q輸出的是鎖定標(biāo)志lockout。第二加法器303的輸入信號為第六 寄存器301的輸出信號和常數(shù)5' h01;第三加法器304的輸入信號為第六寄存器301的輸出 信號為常數(shù)l' hl和常數(shù)6' h3D:第一小于比較器305的輸入信號為第七寄存器302的輸出 信號Q、第二加法器303的輸出信號和常數(shù)"1";第二小于比較器306的輸入信號為第七寄 存器302的輸出信號Q、第三加法器304的輸出信號和常數(shù)"1";本數(shù)據(jù)處理模塊的作用是 對所述RZ信號脈沖寬度計數(shù)模塊輸出的計數(shù)結(jié)果進(jìn)行數(shù)據(jù)處理得到準(zhǔn)確的RZ信號脈沖寬度 的計數(shù)值V并輸出。
實(shí)施例4
參照圖5，時鐘數(shù)據(jù)恢復(fù)輸出模塊4是由第五數(shù)據(jù)選擇器401、第六數(shù)據(jù)選擇器403、第 七數(shù)據(jù)選擇器407、第四加法器402、第十寄存器404、第十一寄存器408、第十二寄存器409、 第十三寄存器412、第十四寄存器413、第十五寄存器415、第十六寄存器416、第一相等比 較器405、第二相等比較器406、第二與門410、第三與門411和第一或門414組成，由數(shù)據(jù) 處理模塊3輸出的脈沖寬度處理結(jié)果信號pulsecnt分別接入第五數(shù)據(jù)選擇器401的輸入端、 第一相等比較器405和第二相等比較器406的輸入端B上；由32位移位寄存模塊1輸出的并 行數(shù)據(jù)D32信號接入第五數(shù)據(jù)選擇器401的輸入端DATA上；本地時鐘信號BDX同時接入第十 寄存器404、第十一寄存器408、第十二寄存器409、第十三寄存器412、第十五寄存器415 和第十六寄存器416的輸入端ENA上；由數(shù)據(jù)處理模塊3輸出的鎖定標(biāo)志信號lockout同時 分別接入第七數(shù)據(jù)選擇器407輸入端1、第二與門410和第三與門411輸入端上；第五數(shù)據(jù) 選擇器401的輸出端OUT接入第十三寄存器412的輸入端D上；第四加法器402的輸入端A 與第一相等比較器405和第二相等比較器406的輸入端A連接，其另一輸入端接常數(shù)5' hOl, 其輸出端OUT接入第六數(shù)據(jù)選擇器403的輸入端DATAA上，該數(shù)據(jù)選擇器403的輸入端DATAB 接常數(shù)5' h00，其另一輸入端SEL同時與第十一寄存器408、第十二寄存器409輸入端CLR和 第二相等比較器406的輸出端OUT連接，第五數(shù)據(jù)選擇器401輸出端OUT接入第十寄存器404 的輸入端D上；第一相等比較器405的輸入端B同時還接常數(shù)l'hO，其輸出端接入第七數(shù)據(jù) 選擇器407的輸入端1上，該數(shù)據(jù)選擇器407的輸出端接入第十二寄存器409的輸入端D上， 該寄存器409的輸出端Q接第三與門411的輸入端，該與門411的輸出端同時與第十三寄存器412、第十四寄存器413和第十五寄存器415的輸入端CLR連接；第二與門410的輸出端 接入第十六寄存器416的輸入端D上；第十三寄存器412的輸出端Q與第十四寄存器413的 輸入端D和第一或門414的輸入端連接，該或門414的另一輸入端與第十四寄存器413的輸 出端Q連接，第一或門414的輸出端與第十五寄存器415的輸入端D連接；第十五寄存器415 的輸出端Q輸出恢復(fù)數(shù)據(jù)信號；第十六寄存器416的輸出端Q輸出恢復(fù)時鐘信號。上述的第 十五寄存器415、第一或門414、第十三寄存器412、第三與門411、第十二寄存器409、第 七數(shù)據(jù)選擇器407、第一相等比較器405、第十寄存器404、第六數(shù)據(jù)選擇器403、第四加法 器402和第五數(shù)據(jù)選擇器401共同完成數(shù)據(jù)恢復(fù)輸出功能，由于輸出數(shù)據(jù)為過采樣數(shù)據(jù)的中 間位，因此抗干擾性強(qiáng)，第十六寄存器416、第二與門410、第十一寄存器408、第二相等比 較器406和第四加法器402共同完成時鐘恢復(fù)輸出功能，恢復(fù)時鐘是根據(jù)脈沖寬度計數(shù)結(jié)果 來分頻，因此動態(tài)范圍大；第十三寄存器412、第十四寄存器413、第一或門414組合完成 RZ信號到NRZ信號的轉(zhuǎn)換過程。本時鐘數(shù)據(jù)恢復(fù)輸出模塊的作用是以所述數(shù)據(jù)處理模塊輸 出計數(shù)值V為參考，對本地時鐘進(jìn)行V分頻得到恢復(fù)時鐘，以所述數(shù)據(jù)處理模塊輸出計數(shù)值 V為參考，以32位移位寄存器的第V/2位的值并將其轉(zhuǎn)化為NRZ碼型作為恢復(fù)數(shù)據(jù)輸出。
權(quán)利要求1、一種數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，包括32位移位寄存器模塊(1)、RZ信號脈沖寬度計數(shù)模塊(2)、數(shù)據(jù)處理模塊(3)、時鐘數(shù)據(jù)恢復(fù)輸出模塊(4)，其特征是本地時鐘信號BDX同時接入32位移位寄存器模塊(1)、RZ信號脈沖寬度計數(shù)模塊(2)、數(shù)據(jù)處理模塊(3)、時鐘數(shù)據(jù)恢復(fù)輸出模塊(4)；RZ串行信號輸入信號接入32位移位寄存器模塊(1)，該模塊的輸出端同時接RZ信號脈沖寬度計數(shù)模塊(2)和時鐘數(shù)據(jù)恢復(fù)輸出模塊(4)，32信號脈沖寬度計數(shù)模塊(1)的輸出端與數(shù)據(jù)處理模塊(3)輸入端連接，該模塊的輸出端與時鐘數(shù)據(jù)恢復(fù)輸出模塊(4)的輸入端連接，時鐘數(shù)據(jù)恢復(fù)輸出模塊(4)上的兩個輸出端上分別將恢復(fù)時鐘信號、恢復(fù)數(shù)據(jù)信號輸出。
2、 根據(jù)權(quán)利要求1所述的數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，其特征是所述的32位移位 寄存器模塊(1)是由32位移位寄存器(101),第一寄存器(102)和第二寄存器(103)組 成，RZ串行信號同時接入32位移位寄存器(101)和第二寄存器(103)的D端，本地系統(tǒng) 時鐘BDX同時輸入32位移位寄存器(101)、第一寄存器(102)和第二寄存器(103)的ENA 端，32位移位寄存器(101)的輸出端Q與第一寄存器(102)的輸入端D連接。
3、根據(jù)權(quán)利要求1所述的數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，其特征是所述的RZ脈沖寬 度計數(shù)模塊(2)是由第一比較器(201)、第二比較器(203)、第一加法器(202)、第一數(shù)據(jù) 選擇器(204)、第二數(shù)據(jù)選擇器(205)、第三數(shù)據(jù)選擇器(207)、第三寄存器(206)、第四 寄存器(208)和第五寄存器(209)組成，低兩位數(shù)據(jù)輸入信號D2同時接入第一比較器(201 )、 第二比較器(203)的輸入端A;常數(shù)2' hl接入第一比較器(201)輸入端B;常數(shù)5' h01 接入第一加法器(202) B端、常數(shù)2' h2接入第二比較器(203)的輸入端B;第一加法器(202) 的輸入端A同時與第一數(shù)據(jù)選擇器(204)、第三數(shù)據(jù)選擇器(207)的輸入端DATAB及第三寄 存器(206)輸出端Q端連接；第一比較器(201)的輸出端OUT同時與第二數(shù)據(jù)選擇器(205) 的輸入端SEL、第四寄存器(208)輸入端D和第五寄存器(209)輸入端CLR連接；第一加 法器(202)的輸出端OUT與第一數(shù)據(jù)選擇器(204)的輸入端DATAB連接，該數(shù)據(jù)選擇器(204) 的輸出端OUTO接入第二數(shù)據(jù)選擇器(205)的輸入端DATAA;第二比較器(203)的輸出端OUT 同時與第一數(shù)據(jù)選擇器(204)和第三數(shù)據(jù)選擇器(207)的輸入端SEL連接，第二數(shù)據(jù)選擇 器(205)的輸入端DATAB接常數(shù)信號5， HOO，該數(shù)據(jù)選擇器(205)的輸出端0UT0接第三 寄存器(206)輸入端D，該寄存器(206)的另一個輸入端ENA與第四寄存器(208)和第五 寄存器(209)的輸入端ENA同時接本地時鐘信號DBX;第三數(shù)據(jù)選擇器(207)的輸入端DATAA 與第五寄存器(209)的輸出端Q連接。
4、根據(jù)權(quán)利要求1所述的數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，其特征是所述的數(shù)據(jù)處理 模塊(3)是由第六寄存器(301)、第七寄存器(302)、第八寄存器(309)、第九寄存器(310)、 第二加法器(303)、第三加法器(304)、第一小于比較器(305)、第二小于比較器(306)、 第一與門(307)和第四數(shù)據(jù)選擇器(308)組成，第五寄存器(209)的輸出脈沖寬度計數(shù)結(jié) 果pulsecunter、本地信號BDX、第四寄存器(208)的輸出信號上升沿標(biāo)志riseout分別接 入第六寄存器(301)的D、ENA、CLR輸入端上；同時本地信號BDX還分別接入第七寄存器(302)、 第八寄存器(309)和第九寄存器(310)的ENA輸入端上；第四寄存器(208)的輸出信號上 升沿標(biāo)志riseout同時分別接入第七寄存器(302)、第八寄存器(309)和第九寄存器(310) 的CLR輸入端上；第六寄存器(301)的輸出端Q同時接入第七寄存器(302)輸入端D、第 二加法器(303)和第三加法器(304)的輸入端A和第四數(shù)據(jù)選擇器(308)的輸入端DATAB上；第七寄存器(302)的輸出端Q同時接入第一小于比較器(305)的輸入端A和第二小于 比較器(306)的輸入端B上；第二加法器(303)的輸出端OUT接入第一小于比較器(305) 的輸入端B上；第三加法器(304)的輸出端OUT接入第二小于比較器(306)的輸入端A上; 第一小于比較器(305)和第二小于比較器(306)的輸出端OUT分別接入第一與門(307)的 輸入端上，該與門(307)的輸出端同時接入第四數(shù)據(jù)選擇器(308)的輸入端SEL和第九寄 存器(310)的輸入端D上；第四數(shù)據(jù)選擇器(308)的另一輸入端DATAA與第八寄存器(309) 的輸出端Q連接，第四數(shù)據(jù)選擇器(308)的輸出端OUTO與第八寄存器(309)的輸入端D連 接。
5、根據(jù)權(quán)利要求1所述的數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，其特征是所述的時鐘數(shù)據(jù) 恢復(fù)輸出模塊(4)是由第五數(shù)據(jù)選擇器(401)、第六數(shù)據(jù)選擇器(403)、第七數(shù)據(jù)選擇器(407)、 第四加法器(402)、第十寄存器(404)、第十一寄存器(408)、第十二寄存器(409)、第十 三寄存器(412)、第十四寄存器(413)、第十五寄存器(415)、第十六寄存器(416)、第一 相等比較器(405)、第二相等比較器(406)、第二與門(410)、第三與門(411)和第一或門(414)組成，脈沖寬度處理結(jié)果信號pulsecnt分別接入第五數(shù)據(jù)選擇器(401)的輸入端 SEL、第一相等比較器(405)和第二相等比較器(406)的輸入端B上；并行數(shù)據(jù)D32信號接 入第五數(shù)據(jù)選擇器(401)的輸入端DATA上；本地時鐘信號BDX同時接入第十寄存器(404)、 第十一寄存器(408)、第十二寄存器(409)、第十三寄存器(412)、第十五寄存器(415)和 第十六寄存器(416)的輸入端ENA上；鎖定標(biāo)志信號lockout同時分別接入第七數(shù)據(jù)選擇器(407)輸入端1、第二與門(410)和第三與門(411)輸入端上；第五數(shù)據(jù)選擇器(401) 的輸出端0UT接入第十三寄存器(412)的輸入端D上；第四加法器(402)的輸入端A與第 一相等比較器(405)和第二相等比較器(406)的輸入端A連接，其另一輸入端接常數(shù)5' h01，其輸出端OUT接入第六數(shù)據(jù)選擇器(403)的輸入端DATAA上；該數(shù)據(jù)選擇器(403)的 輸入端DATAB接常數(shù)5' h00，其另一輸入端SEL同時與第十一寄存器(408)、第十二寄存器(409)輸入端CLR和第二相等比較器(406)的輸出端OUT連接，第五數(shù)據(jù)選擇器(401)輸 出端0UT接入第十寄存器(404)的輸入端D上；第一相等比較器(405)的輸入端B同時還 接常數(shù)1' h0,其輸出端接入第七數(shù)據(jù)選擇器(407)的輸入端1上，該數(shù)據(jù)選擇器(407) 的輸出端接入第十二寄存器(409)的輸入端D上；該寄存器(409)的輸出端Q接第三與門(411)的輸入端，該與門(411)的輸出端同時與第十三寄存器(412)、第十四寄存器(413) 和第十五寄存器(415)的輸入端CLR連接；第二與門(410)的輸出端接入第十六寄存器(416) 的輸入端D上；第十三寄存器(412)的輸出端Q與第十四寄存器(413)的輸入端D和第一 或門(414)的輸入端連接；該或門(414)的另一輸入端與第十四寄存器(413)的輸出端Q 連接，第一或門(414)的輸出端與第十五寄存器(415)的輸入端D連接。
專利摘要本實(shí)用新型公開了一種數(shù)字RZ信號時鐘數(shù)據(jù)恢復(fù)電路，它包括32位移位寄存器模塊、RZ信號脈沖寬度計數(shù)模塊、數(shù)據(jù)處理模塊、時鐘數(shù)據(jù)恢復(fù)輸出模塊。其特征是本地時鐘信號同時接32位移位寄存器模塊、RZ信號脈沖寬度計數(shù)模塊、數(shù)據(jù)處理模塊、時鐘數(shù)據(jù)恢復(fù)輸出模塊。RZ信號接32位移位寄存器模塊，該模塊同時接RZ信號脈沖寬度計數(shù)模塊和時鐘數(shù)據(jù)恢復(fù)輸出模塊，32位信號脈沖寬度計數(shù)模塊與數(shù)據(jù)處理模塊連接，該模塊與時鐘數(shù)據(jù)恢復(fù)輸出模塊連接，時鐘數(shù)據(jù)恢復(fù)輸出模塊分別輸出端恢復(fù)時鐘信號、恢復(fù)數(shù)據(jù)信號。其優(yōu)點(diǎn)是不需要參考時鐘，能自動根據(jù)RZ信號的脈沖寬度產(chǎn)生恢復(fù)時鐘；選取過采樣的中間值作為輸出，抗抖動性強(qiáng)。
文檔編號H04L7/02GK201243298SQ20082010415
公開日2009年5月20日 申請日期2008年3月28日 優(yōu)先權(quán)日2008年3月28日
發(fā)明者劉福奇, 秦志斌, 平 陳 申請人:桂林信通科技有限公司