專利名稱：用于交換多信道信號的數據傳輸系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及一種數據傳輸系統(tǒng)，具體而言，涉及一種通過使用多 信道信號傳輸數據的數據傳輸系統(tǒng)。
背景技術：
如本領域所己知地，數據傳輸系統(tǒng)經常使用用于傳輸數據的多信
道信號。日本特開專利申請No.P2006-339858公開了用于通過多個信道 交換信號的常規(guī)發(fā)射器/接收器電路。圖13是圖示已公開的發(fā)射器/接 收器電路的配置的示意圖。發(fā)射方和接收方芯片206中的每個均包含 有分別與發(fā)射信道相關聯的多個輸入電路202和多個輸出電路207。輸 入電路202均包括CDR (時鐘數據恢復)電路201、接收器203以及 串并行轉換器204。在每個芯片206中，各自的輸入電路202和輸出電 路207從公共PLL電路205接收多相時鐘信號。輸出電路207均被配 置成通過在所需要的數據上疊加時鐘信號而生成時鐘嵌入式信號，并 且通過相應的發(fā)射信道發(fā)送所生成的時鐘嵌入式信號。在接收方芯片 206中，接收器電路202均從相應的發(fā)射器電路接收已并入嵌入式時鐘 的傳輸信號，并且通過相位檢測器檢測嵌入式時鐘的相位。接收器電 路202均被設計成通過混合從PLL電路205接收的四相時鐘信號生成 具有所需要相位的時鐘信號。因此，所構造的接收器電路202均通過 響應于相位檢測器的輸出調整其相位而生成具有所需要相位的內部時 鐘，并且同步于內部時鐘執(zhí)行所接收的信號的采樣。
然而，發(fā)明人已經發(fā)現上述發(fā)射器電路和接收器電路具有復雜的
電路配置和增加的電路規(guī)模的不良問題，由于其中通過每個傳輸信號
傳輸了時鐘嵌入式信號，并且從每個發(fā)射信道恢復了時鐘信號以允許 采樣具有已恢復的時鐘信號的數據信號的結構體系，從而造成增加的功率消耗的不良現象。
發(fā)明內容
在本發(fā)明的一個方面中， 一種接收器電路配備有多個輸入端子； 多個保持電路，該多個保持電路保持通過多個輸入端子接收的接收信 號；檢測器電路，該檢測器電路檢測來自接收信號中所選擇的一個接 收信號的時鐘位以響應于所檢測的時鐘位恢復時鐘信號；以及時鐘電 路，該時鐘電路被連接至檢測器電路并且從時鐘信號生成一個或者多 個內部時鐘信號。保持電路共同地接收內部時鐘信號并且同步于內部 時鐘信號共同地執(zhí)行接收信號的采樣。
因為響應于從接收信號中的一個信號所檢測的時鐘位而生成內部 時鐘信號，并且同步于內部時鐘信號共同地采樣接收信號，所以這樣 的接收器電路配置允許簡化接收器電路的電路配置。
在本發(fā)明的另一個方面中， 一種發(fā)射器電路配備有多個輸出端 子；時鐘發(fā)生器電路；多個保持電路，該多個保持電路被共同地連接 至時鐘發(fā)生器電路，以分別接收多個信號并且響應于從時鐘發(fā)生器電 路接收的時鐘信號輸出多個信號；以及輸出電路，該輸出電路被連接 至多個保持電路并且將傳輸信號分別輸出至多個輸出端子。通過將時 鐘位選擇性地并入從多個保持電路輸出的多個信號中的一個信號，輸 出電路生成傳輸信號中的一個傳輸信號。
因為時鐘位被選擇性地并入傳輸信號中的一個傳輸信號，所以這 樣的發(fā)射器電路配置允許簡化發(fā)射器電路的電路配置。
在本發(fā)明的又一方面中， 一種數據傳輸系統(tǒng)配備有時鐘發(fā)生器 電路；多個輸出電路，該多個輸出電路被共同地連接至時鐘發(fā)生器電 路，并且利用彼此同步的傳輸信號分別輸出多個傳輸信號；控制電路， 該控制電路被連接至多個輸出電路中的一個并且將時鐘位并入多個傳輸信號中的一個傳輸信號，從多個輸出電路中的一個輸出電路輸出該 一個傳輸信號；多個傳輸線，該多個傳輸線分別傳輸信號；多個輸入 電路，該多個輸入電路分別與傳輸線相連接并且分別接收傳輸信號； 以及時鐘電路，該時鐘電路被連接至輸入電路中的一個輸入電路并且 檢測來自于傳輸信號中的一個傳輸信號的時鐘位以響應于所檢測的時 鐘位生成內部時鐘信號。輸入電路同步于內部時鐘信號共同地采樣通 過多個傳輸線分別傳輸的傳輸信號。
因為時鐘位被選擇性地并入傳輸信號中的一個傳輸信號，并且響 應于從傳輸信號中的一個傳輸信號檢測的時鐘位而生成內部時鐘信 號，以及同步于內部時鐘信號共同地釆樣傳輸信號，所以這樣的系統(tǒng) 配置允許簡化數據傳輸系統(tǒng)的電路配置。
根據結合附圖的某些優(yōu)選實施例的以下描述，本發(fā)明的上述和其 它的目的、優(yōu)點和特征將更加顯而易見，在附圖中
圖1是顯示在本發(fā)明的一個實施例中的圖像顯示裝置的示例性配 置的框圖2是顯示被并入圖1所示的圖像顯示裝置的圖像處理電路的發(fā) 射器電路的示例性配置的詳細框圖3是顯示被并入圖2所示的發(fā)射器電路的時鐘發(fā)生器電路的示 例性配置的電路圖4是顯示被并入圖2所示的發(fā)射器電路的保持電路(并串行轉 換器電路)的示例性配置的框圖5是顯示被并入圖2所示的發(fā)射器電路的另一個保持電路(并 串行轉換器電路)的示例性配置的框圖6是顯示被并人圖2所示的圖像處理電路的發(fā)射器電路的示例 性操作的時序圖7A是顯示灰度數據的示例性數據結構的圖7B是顯示通過傳輸線傳輸的信號波形的時序圖；圖8是顯示接收器電路的示例性配置的框圖9A是顯示被并入圖8所示的接收器電路的保持電路(串并行轉 換器電路)的示例性配置的框圖9B是顯示被并入圖8所示的接收器電路的另一個保持電路(串 并行轉換器電路)的示例性配置的框圖IO是顯示被并入圖8所示的接收器電路的時鐘發(fā)生器電路的示 例性配置的電路圖11是顯示圖8所示的接收器電路的示例性操作的時序圖12是顯示在替代實施例中的發(fā)射器電路的示例性配置的框以及
圖13是顯示常規(guī)數據傳輸系統(tǒng)的配置的框圖。
具體實施例方式
現在將參考說明性示例在此描述本發(fā)明。本領域的技術人員將認 識到，使用本發(fā)明的教導可以實現許多替代實施例并且本發(fā)明不限于 出于解釋性目的而說明的實施例。
(整體配置)
圖1是顯示在本發(fā)明的一個實施例中的圖像顯示裝置的示例性配 置的整體示意圖，其中，沿著圖像顯示面板1的邊緣布置多個數據線
驅動器3，以將驅動器信號6饋入圖像顯示面板1的數據線。由驅動信 號6控制每個像素的亮度或灰度級，以將需要的圖像顯示在圖像顯示 面板1上。沿著圖像顯示面板1的另一個邊緣布置一個或者多個掃描 控制電路4以選擇像素的行。數據線驅動器3通過傳輸線5從圖像處 理電路2接收傳輸信號，該傳輸信號攜帶表示各個像素的灰度級的灰 度數據。傳輸線5也可以用于將諸如表示驅動器信號6的極性的極性 反轉信號的控制信號傳輸至數據線驅動器3。將傳輸線5-1至5-n連接 在圖像處理電路2和各自的數據線驅動器3之間。傳輸線5-1至5-n均 具有多個信道，更具體地，在本實施例中具有兩個信道，以應對將要 傳輸的數據量的增加，這伴隨著圖像顯示面板的尺寸和分辨率的增加。每個傳輸線5中的一個信道用于傳輸表示圖像顯示設備1的偶數編號 像素的灰度級的灰度數據，并且另一個信道用于傳輸表示奇數編號像 素的灰度級的灰度數據。
應當注意，當在尺寸上數據驅動器3與圖像顯示面板1相當時，
可以僅提供一個數據線驅動器3。
圖2是圖像處理電路2的配置圖。圖像處理電路2包含有發(fā)射器 電路10-1至10-n，這些發(fā)射器電路10-1至10-n分別與傳輸線5-1至 5-n相連接。盡管圖2僅示出了發(fā)射器電路10-1的配置，但是本領域的 技術人員將理解類似地構造其它發(fā)射器電路10-2至10-n。每個傳輸線 5包含有多個信道(如圖2所示，在本實施例中包含有2個信道)并且 每個信道包括傳輸差分傳輸信號的一對信號線，即，正相和負相信號。 更具體地，每個傳輸線5包括用于一個信道(信道A)的正相和負相 信號線TXAP和TXAN和用于另一個信道(信道B)的正相和負相信 號線TXBP禾Q TXBN。
(發(fā)射器電路)
發(fā)射器電路10-1包括時鐘發(fā)生器電路15，該時鐘發(fā)生器電路15 從設置在圖像處理電路2中的時鐘源(未示出)接收時鐘信號11。時 鐘發(fā)生器電路15可以被配置為，例如，PLL (鎖相環(huán)路)。時鐘發(fā)生 器電路15響應于時鐘信號11生成一組時鐘信號23。時鐘信號23的相 位和/或頻率可以彼此不同。在替代實施例中，時鐘發(fā)生器電路15可以 生成單個時鐘信號而不是多個時鐘信號23。在一個實施例中，發(fā)射器 電路10-1至10-n中的每一個都可以并入時鐘發(fā)生器電路15。替代地， 可以將發(fā)射器電路10-1至10-n共同地連接至單個時鐘發(fā)生器電路15 以接收時鐘信號23。時鐘信號23被饋入保持電路16和17。
保持電路16和17從圖像處理電路2中的處理部分(未顯示)接 收灰度數據，該灰度數據表示顯示面板1的各個像素的灰度級?；叶?br>
11數據由表示位于圖像顯示面板1的奇數編號位置上的像素的灰度級的 奇數灰度數據12 (在下文中，被稱為"奇數像素)和表示位于圖像顯 示面板1的偶數編號位置上的像素的灰度級的偶數灰度數據13 (在下
文中，被稱為"偶數像素)組成。在圖2中，保持電路16接收與奇數 像素相關聯的奇數灰度數據12，并且保持電路i7接收與偶數像素相關 聯的偶數灰度數據13。保持電路16和17還接收各種控制數據14A和 14B，控制數據14A和14B包括極性反轉數據以及顯示同步數據，該 極性反轉數據用于指示被饋入像素的驅動信號6的極性顛倒的時序， 該顯示同步數據用于在數據線驅動器3中生成垂直和水平同步信號。
可以在圖像處理電路2中并行地處理灰度數據12和13以及控制 數據14A和14B。在這種情況下，保持電路16和17被配置為將并行 數據轉換成串行數據或者串行數據信號的并串轉換器電路；保持電路 16輸出對應于奇數灰度數據12和控制數據14A的串行輸出信號21， 并且保持電路17輸出對應于偶數灰度數據13和控制數據14B的串行 輸出信號22。保持電路16也將要被嵌入從發(fā)射器電路10-1傳輸的傳 輸信號中的一個傳輸信號的時鐘信號20輸出至對應的數據線驅動器3。 當灰度數據12、 13和控制數據14A和14B被串行地饋入保持電路16 和17時，保持電路16和17可以被配置為鎖存電路。
發(fā)射器電路10-1進一步包括輸出電路29，該輸出電路29包含有 被分別連接至保持電路16和17的輸出的輸出緩沖器18和19。將輸出 緩沖器18和19的輸出連接至發(fā)射器電路10-1的輸出端子28-1和28-2。 輸出端子28-1由被連接至互補信號線TXBP和TXBN的兩個互補端子 組成。應當注意，這兩個端子被統(tǒng)稱為輸出端子28-1，因為這兩個互 補端子用于傳輸相同的數據；這也適用于輸出端子28-2。輸出緩沖器 18包含有從保持電路16接收串行輸出信號21的放大器電路31、接收 時鐘信號20的放大器電路32以及疊加放大器電路31和32的輸出信 號的疊加電路34。將疊加電路34的輸出連接至發(fā)射器電路10-1的輸 出端子28-2。輸出緩沖器19包含有從保持電路17接收串行輸出信號22的放大器電路33。將放大器電路33的輸出連接至發(fā)射器電路10-1 的輸出端子28-l。
參考圖3，該圖示出了時鐘發(fā)生器電路15的詳細情況，時鐘發(fā)生
叩i+i 口/i r h +:￡ +口 /A LI,Ftp— r ir+i世 =r m /rT 2s;-化、、/i4 r+i ， ， I 、 I TT rr
研PBit"ff丄〕't^:ftt^tl'ULULi;DC研m、 fB訓7;R 〕z、 'IK孤必S収PBit廿〕j t^/XJ衛(wèi):Tii
振蕩器54。壓控振蕩器54包含有由奇數編號的反相器55組成的環(huán)形 振蕩器電路組成并且生成時鐘信號23的串行時鐘信號CLKs。根據施 加到反相器55的電源電壓控制串行時鐘信號CLKs的頻率。另一方面， 時鐘發(fā)生器電路55實際上將時鐘信號11輸出為時鐘信號23的并行時 鐘信號CLKp。
圖4詳細地示出保持電路16的示例性配置。保持電路16包括接 收串行時鐘信號CLKs的計數器電路41和被連接至計數器電路41的多 路轉換器電路42。多路轉換器電路42接收并行時鐘信號CLKp、灰度 數據12以及控制數據14A，并且輸出上述的時鐘信號20和串行輸出 信號21。
類似地，圖5詳細地示出保持電路17的示例性配置。盡管在圖4 和5都示出了時鐘發(fā)生器電路15，但是應當理解，在本實施例中將一 個時鐘發(fā)生器電路15共同地連接至保持電路16和17;保持電路16和 17從時鐘發(fā)生器電路15共同地接收時鐘信號23。保持電路17包括接 收串行時鐘信號CLKs的計數器電路71和被連接至計數器電路41的多 路轉換器電路72。多路轉換器電路72接收并行時鐘信號CLKp、控制 數據14以及灰度數據13，并且輸出上述的串行輸出信號22。
參考圖6，該圖是顯示相關信號的波形的時序圖，下面將描述發(fā)射 器電路10-1的示例性操作。在時鐘發(fā)生器電路15中，如圖3所示，壓 控振蕩器54以從被用作電源的電荷泵饋入的電壓工作，并且響應于饋 入其中的電壓生成具有一定頻率的串行時鐘信號CLKs。將串行時鐘信 號CLKs生成為近似具有與時鐘信號11的頻率一樣大的預定倍數的頻
13率，例如，n倍(n是自然數)；在圖6中，符號"T"表示時鐘信號 11的周期，并且串行時鐘信號CLKs的周期是T/n。相位比較器51將 上述基準時鐘信號11與從壓控振蕩器54饋入的串行時鐘信號CLKs 相比較，并且控制從電荷泵52饋入壓控振蕩器54的電壓。詳細地， 輸出信號UP的電壓電平隨同響應于在時鐘信號11和串行時鐘信號 CLKs之間的相位差而降低的輸出信號DN的電壓電平一起上升，例如， 當根據時鐘信號11的相位提前了串行時鐘信號CLKs的相位時。結果， 電荷泵電路52減少或者阻止從電流源56流入輸出節(jié)點59的電流，或 者增加從電流源57的輸出節(jié)點59流出的電流，從而降低輸出電壓。 由濾波電路53過濾電荷泵52的電壓，該濾波電路53包含有電阻元件 和電容元件以去除噪音，并且去除噪音的輸出電壓被饋入壓控振蕩器 54以降低各個反相器55的倒頻(reversal fr叫uency)，從而延遲由壓 控振蕩器54生成的的串行時鐘信號CLKs的相位。類似地，當根據時 鐘信號的相位延遲了串行時鐘信號CLKs的相位時，提前串行時鐘信號 CLKs的相位。結果，時鐘發(fā)生器電路15同步于時鐘信號11生成具有 時鐘信號11的n倍頻率的串行時鐘信號CLKs。時鐘發(fā)生器電路15也 將時鐘信號11輸出為并行時鐘信號CLKp。
如圖4所示，將串行時鐘信號CLKs提供給在保持電路16中的計 數器電路41。計數器電路41接收并且計數串行時鐘信號CLKs，并且 詞步于串行時鐘信號CLKs順序和重復地激活輸出信號Ql至Qn。結 果，輸出信號Ql至Qn中的每一個輸出信號具有T/n的脈沖寬度和T 的周期，該T/n的脈沖寬度是串行時鐘信號CLKs的周期，該T的周期 是與串行時鐘信號CLKs的周期的n倍一樣大。將輸出信號Ql至Qn 生成為其相位彼此不同。在圖6中，用符號"Q1-Qn"表示的盒(box) 中的數字表示激活了 n個輸出信號Ql至Qn中的哪個信號。將輸出信 號Ql至Qn饋入多路轉換器電路42的選擇控制輸入SI至Sn。如后面 所述，輸出信號Ql至Qn用于選擇被饋入數據輸入Dl至Dn的數據位。
當多路轉換器電路42在數據輸入D2至Dn上接收灰度數據12和控制數據14A時，它另外在數據輸入Dl上接收并行時鐘信號CLKp。在本實施例中，將控制數據14A饋入數據輸入D2至D4。在替代實施例中，在圖像處理電路2的吞吐量和傳輸線5的頻帶中沒有足夠的空間的情況下，僅灰度數據12可以被饋入數據輸入D2至Dn。同步于被饋入時鐘輸入CKIN的并行時鐘信號CLKp，灰度數據12和控制數據14被同時鎖存在多路轉換器電路42中，并且根據計數器電路41的輸出信號Ql至Qn的選擇從公共輸出DOUT順序輸出。結果，如圖6中的虛線所示，并行時鐘信號CLKp、灰度數據12以及控制數據14被轉換成串行輸出信號21。
應當注意，在圖6所示的操作中，并行時鐘信號CLKp被輸入至數據輸入Dl，該數據輸入Dl對應于由計數器輸出信號Ql選擇的串行輸出信號21的數據位。其目的是為了避免將要傳輸的數據的數據位(諸如灰度數據12和控制數據14A的數據位)被并入串行輸出信號21的無效位置，在下一個階段輸出緩沖器18會將時鐘信號20疊加到該無效位置；在將時鐘信號20疊加到串行輸出信號21中的過程中，在輸出緩沖器18中丟失了被輸入至數據輸入D1的數據位。因此，不應當將要傳輸的數據位饋入數據輸入D1。這意味著不需要將并行時鐘信號CLKp饋入數據輸入Dl;可以將數據輸入Dl固定在高電平或低電平中的任何一個。
另外，多路轉換器電路42將從計數器電路41接收的輸出信號Ql輸出為時鐘信號20。
保持電路17的操作與保持電路16的操作相類似。如圖5中所示，將串行時鐘信號CLKs提供給在保持電路17中的計數器電路71。計數器電路71類似于計數器電路41而工作，生成輸出信號Ql至Qn。由計數器電路71生成的輸出信號Ql至Qn的波形與由計數器電路41生成的輸出信號Ql至Qn的波形相同。將輸出信號Ql至Qn饋入多路轉換器電路72的選擇控制輸入Sl至Sn。多路轉換器電路72在數據輸入D2至Dn上接收偶數灰度數據13和控制數據14B。在本實施例中，將控制數據14B饋入數據輸入D1至D4。不同于多路轉換器電路42，如圖5中所示，多路轉換器電路72在數據輸入D1上接收控制數據14B。在替代實施例中，可以將灰度數據13的數據位饋入數據輸入D1。應當注意，多路轉換器電路72沒有被設計成輸出時鐘信號，而多路轉換器電路42被設計成將從計數器電路41接收的輸出信號Ql輸出為時鐘信號20。多路轉換器電路72的其它配置和操作與多路轉換器電路42的相同。盡管沒有給出顯示多路轉換器電路72的輸入和輸出信號的波形的時序圖，但是本領域的技術人員將理解，多路轉換器電路72以與圖6所示的多路轉換器電路42相類似的方式工作。多路轉換器電路72不同于多路轉換器電路42，因為控制數據14B代替并行時鐘信號CLKp被饋入數據輸入Dl，并且沒有對應于時鐘信號20的輸出。
如圖2中所示，由保持電路16生成的串行輸出信號21和時鐘信號20被分別饋入輸出緩沖器18的驅動器電路31和32，并且經歷了放大和/或阻抗變換以生成一對互補信號。驅動器電路32被配置成生成具有信號電平不同于由驅動器電路31生成的互補信號的信號電平的互補信號。在一個實施例中，從驅動器電路32輸出的互補信號的信號電平被調整成大于從驅動器電路31輸出的互補信號的信號電平。替代地，從驅動器電路32輸出的互補信號的信號電平可以被調整成小于從驅動器電路31輸出的互補信號的信號電平。通過控制被饋入驅動器電路31和32的電源電壓可以實現對驅動器電路31和32的輸出信號電平控制。
疊加電路34將由驅動器電路32放大的時鐘信號20疊加在由驅動器電路31放大的串行輸出信號21上，以在信號線TXAP和TXAN上產生一對互補傳輸信號。具體地，疊加電路34疊加來自于驅動器電路31和32的輸出信號，并且通過輸出端子28-2將合成的互補信號輸出至信號線TXAP和TXAN。應當注意，在輸出緩沖器18禾P 19中，僅
16選擇性地在輸出緩沖器18中提供了疊加電路34。這允許通過僅連接驅動器電路31和32的輸出而形成疊加電路34，以便連接具有相同極性的互補輸出信號上的輸出，從而增強用于疊加時鐘信號的電路配置的簡化。在這種情況下，當沒有輸出串行輸出信號21時驅動器電路31的輸出被設置高阻抗，并且當沒有輸出時鐘信號20時驅動器電路32被設置高阻抗。
在替代實施例中，疊加電路34可以受控于控制電路(未示出)，以響應于時鐘信號20選擇驅動器電路31和32。驅動器電路31和32中所選擇的一個被連接至輸出端子28-2以允許從其輸出互補輸出信號。這樣的配置也允許提高用于疊加時鐘信號的電路配置的簡化，該配置要求提供僅用于輸出緩沖器18的選擇機制，諸如用于切換驅動器電路31和32的控制電路和開關電路。在這種情況下，不必如上所述將驅動器電路31和32設置成高阻抗狀態(tài)。
另一方面，由保持電路17生成的串行輸出信號22被饋入輸出緩沖器19的驅動器電路33，并且經歷放大和/或阻抗轉換，并且通過輸出端子28-1將合成的互補傳輸信號輸出至信號線TXBP和TXBN。盡管在信號線TXBP和TXBN上產生的互補傳輸信號上沒有疊加時鐘信號，但是在信號線TXBP和TXBN上產生的傳輸信號本質上與在信號線TXAP和TXAN上的傳輸信號同步，因為通過從時鐘發(fā)生器電路15共同地接收的時鐘信號23彼此同步了保持電路16和17。
圖7A是顯示通過信號線TXAP和TXAN和信號線TXBP和TXBN傳輸的傳輸信號的示例性數據布置的示意圖。在該示例中，時鐘信號20被疊加或者嵌入用于兩個奇數像素的灰度數據的通過信號線TXAP和TXAN兩次傳輸的傳輸信號，并且通過信號線TXAP和TXAN傳輸的傳輸信號除了奇數灰度數據12之外另外攜帶諸如極性顛倒數據的控制數據14A。詳細地，通過傳輸線TXAP和TXAN傳輸的傳輸信號攜帶的數據
包含有兩個時鐘位， 一組控制位以及用于兩個奇數像素的灰度數據
12;應當注意，控制位是控制數據14A的數據位。時鐘位是通過將時鐘信號20疊加到傳輸信號中生成的，并且用于數據線驅動器3中的時
鐘恢復。
圖7B是顯示通過信號線TXAP和TXAN傳輸的傳輸信號的波形的時序圖。在時域中被饋入數據輸入D1的數據位所處的位置上疊加時鐘信號。如圖7B所示，在對應于時鐘位的位置上的通過信號線TXAP和TXAN傳輸的傳輸信號的振幅與其它位置上的振幅不同；圖7B示出了在疊加時鐘信號20的位置(即，位于時鐘位的位置)上選擇性地增加通過信號線TXAP和TXAN傳輸的傳輸信號的振幅的情況。在傳輸了時鐘位之后，立即傳輸被饋入數據輸入D2的數據位。
在一個實施例中，在傳輸了每個時鐘位之后，可以立即傳輸一個或者多個空位。在對應于時鐘位的位置上通過信號線TXAP和TXAN傳輸的傳輸信號的振幅與其它位置上的振幅不同，并且這會造成信號線的電壓電平的不穩(wěn)定。當在傳輸了時鐘位之后立即傳輸有效的數據(諸如控制位和灰度數據)時，這樣的不穩(wěn)定性可以造成誤碼。空位的傳輸有效地提高了傳輸有效數據的可靠性。
還優(yōu)選的是，生成通過信號線TXAP和TXAN傳輸的傳輸信號，以便在對應于時鐘位的位置上的傳輸信號的極性與在對應于先前剛傳輸的數據位的位置上的傳輸信號的極性相同，并且在對應于時鐘位的位置上的傳輸信號的振幅大于在對應于先前剛傳輸的數據位的位置上的傳輸信號的振幅。這避免了信號線TXAP和TXAN的電壓電平的突然變化，從而減少噪聲。
另一方面，當傳輸圖像顯示面板1中的偶數像素的偶數灰度數據13時，通過信號線TXBP和TXBN傳輸的傳輸信號不并入時鐘位；在通過信號線TXBP和TXBN傳輸的傳輸信號上沒有疊加時鐘信號。除了偶數灰度數據13之外，通過信號線TXBP和TXBN傳輸的的數據包括控制數據14B，諸如極性顛倒數據。通過信號線TXBP和TXBN傳輸的傳輸信號中的控制數據14B的位置可以與在時域中通過信號線TXAP和TXAN傳輸的時鐘位的位置、或者在緊接著傳輸了時鐘位之后的位置相同。這有效地提高了在傳輸方和接收方上的內部信號處理的效率。
在替代實施例中，兩個時鐘位可以被并入每個像素的傳輸信號中。在另一個替代實施例中，當在信號線的帶寬中有足夠的空間時，可以為將要被傳輸的數據的沒個數據位疊加時鐘位。
(接收器電路)
接下來，描述了接收器電路的示例性配置和操作，該接收器電路接收通過信號線TXAP和TXAN以及信號線TXBP和TXBN傳輸的傳輸信號。在針對接收方的下面的描述中，信號線TXAP、 TXAN、 TXBP以及TXBN分別被稱為信號線RXAP、 RXAN、 RXBP以及RXBN，并且通過信號線TXAP、 TXAN、 TXBP以及TXBN傳輸的傳輸信號被稱為接收信號。希望由信號線TXAP和TXAN組成的傳輸線以及由信號線TXBP和TXBN組成的傳輸線彼此接近地布置，以減少延遲時間的差別，優(yōu)選低于通過信號線TXAP、 TXAN、 TXBP以及TXBN傳輸的傳輸信號的脈沖寬度。在通過彼此接近地布置的傳輸線將相互關聯的數據(用于偶數像素和奇數像素的灰度數據)從圖像處理電路2傳輸至數據線驅動器3的情況下，通常滿足這樣的要求。
圖8是顯示數據線驅動器3的示例性配置的電路圖。數據線驅動器3被分別連接至傳輸線5-1至5-n，并且配備有接收器電路80-1至80-n。圖8示出了被連接至傳輸線5-l的數據線驅動器3的配置，該數據線驅動器3包含有接收器電路80-1。接收器電路80-1的輸入端子92-1被連接至信號線RXBP和RXBN，并且輸入端子92-2被連接至傳輸線
195-1的信號線RXAP和RXAN。輸入端子92-1由被連接至互補信號線的兩個互補端子組成。由于兩個互補端子用于接收相同的數據，所有這兩個端子被統(tǒng)稱為輸入端子92-1。這同樣適用于輸入端子92-2。
接收器電路80-1包括被連接至輸入端子92-1的接收緩沖器90、被連接至輸入端子92-2的接收緩沖器82、被連接至接收緩沖器82的基準電壓發(fā)生器電路81、時鐘發(fā)生器電路87以及保持所接收的數據的保持電路88和89。接收緩沖器90包括放大器86，該放大器86比較被連接至輸入端子92-l的信號線RXBP和RXBN上的電壓電平以響應于電壓電平比較的結果生成內部數據信號。另一方面，接收緩沖器82包括放大器85和檢測器電路95。該放大器85比較信號線RXAP和RXAN的電壓電平，以響應于電壓電平比較的結果生成另一個內部數據信號。檢測器電路95從通過信號線RXAP和RXAN傳輸的接收信號提取時鐘位。詳細地，檢測器電路95包含有分別用于檢測信號線RXAP和RXAN上的電壓電平的一對放大器83和84以及被連接至放大器83和84的輸出的或(OR)電路94。將OR電路94的輸出連接至時鐘發(fā)生器電路87。如下所述，在OR電路94的輸出上生成時鐘信號CLK—REF。
圖9A是顯示保持電路88的示例性配置的詳細框圖。時鐘發(fā)生器電路87從檢測器電路95接收時鐘信號CLK_REF，并且生成內部時鐘信號CK1至CKn。內部時鐘信號CK1至CKn被提供給保持電路88。保持電路88包括n個觸發(fā)電路93。每個觸發(fā)電路93具有數據輸入端子D、時鐘輸入端子CK以及數據輸出端子Q。觸發(fā)電路93從放大器85共同地接收內部數據信號，并且還從時鐘發(fā)生器電路87接收內部時鐘信號CK1至CKn中的相應內部時鐘信號，以在數據輸出Dl至Dn上分別生成輸出信號。
如圖9B所示，類似地構造保持電路89。將內部時鐘信號CK1至CKn從時鐘發(fā)生器電路87提供給保持電路89。保持電路89包括n個觸發(fā)電路93。觸發(fā)電路93從放大器86共同地接收內部數據信號，并 且還從時鐘發(fā)生器電87接收內部時鐘信號CK1至CKn中的相應內部 時鐘信號，以在數據輸出Dl至Dn上分別生成輸出信號。
圖10是顯示時鐘發(fā)生器電路87的示例性配置的詳細電路圖。在 一個實施例中，時鐘發(fā)生器電路87被配置為DLL(延遲鎖定環(huán))電路。 時鐘發(fā)生器電路87包括相位比較器101、電荷泵102、濾波電路103 以及包含有串行連接的延遲電路105的壓控延遲電路104。每個延遲電 路105具有T/n的延遲時間。
接下來，參考圖11的時序圖，將描述接收器電路80-1的操作。 基準電壓發(fā)生電路81生成一對基準電壓Vrefh和Vrefl，并且分別將基 準電壓Vrmh和vrefl饋入放大器83和84。當信號線RXAP和RXAN 上的接收信號被設置成用于有效數據(控制數據和灰度數據12)的高 電平時，基準電壓Vrefh和vrefl高于驅動信號線RXAP和RXAN上 的接收信號的電壓電平，并且當信號線RXAP和RXAN上的接收信號
被設置成用于時鐘位的高電平時，基準電壓Vmfh和Vj^fl低于驅動信
號線RXAP和RXAN上的接收信號的電壓電平。
返回參考圖8，當信號線RXAP上的接收信號被上拉至用于被并 入其中的時鐘位的高電平并且信號線RXAN上的接收信號被下拉至用 于該時鐘位的低電平時，被連接至信號線RXAP的放大器83的非反相 輸入的電壓電平被上升高于放大器83的反相輸入的電壓電平。結果， 放大器83的輸出被上拉到高電平。另一方面，當信號線RXAP上的接 收信號被下拉至用于被并入其中的時鐘位的低電平并且信號線RXAN 上的接收信號被上拉至用于該時鐘位的高電平時，被連接至信號線 RXAN的放大器84的非反相輸入的電壓電平被上升高于放大器84的 反相輸入的電壓電平。結果，放大器84的輸出被上拉至高電平。由于 將放大器83和84的輸出連接至OR電路94，所以檢測器電路95成功 地檢測被并入的時鐘位，并且時鐘信號CLK REF成功地被恢復并且從OR電路94輸出，而不管時鐘信號作為正相還是負相被并入接收信號。 圖11示出了所恢復的時鐘信號CLK—REF的波形。
如上關于發(fā)射器電路10-1的描述，在對應于時鐘位的位置的信號 線RXAP和RXAN上的接收信號的振幅可能小于在對應于灰度數據和 控制數據的位置的接收信號的振幅。在這種情況下，如下地修改接收 器電路的配置基準電壓發(fā)生器電路81用產生基準電壓VI和V2的基 準電壓發(fā)生器電路取代，并且檢測器電路95用另一個不同配置的檢測 器電路取代。將基準電壓VI設置成低于在對應于時鐘位的位置的接收 信號的電壓電平，并且將基準電壓V2設置成高于在對應于時鐘位的位 置的接收信號的電壓電平并低于在對應于有效數據(控制數據和灰度 數據)的位置的接收信號的電壓電平。檢測器電路包括一對放大器和 與(AND)電路， 一個檢測信號線RXAP的電壓電平高于VI并且另 一個檢測信號線RXAP的電壓電平低于V2。然后，通過AND電路獲 得放大器的檢測結果的邏輯AND，并且AND電路的輸出信號被用作 時鐘信號CLK一REF。為信號線RXAN提供相同的電路以應對以下兩種 情況當在正相和負相中作為正相或者負相的數據位并入時鐘位的情 況。
如圖IO所示，將時鐘信號CLK一REF饋入時鐘發(fā)生器電路87。在 時鐘發(fā)生器電路87中，通過串行連接的延遲電路105分階段延遲時鐘 信號CLK—REF，以生成一組內部時鐘信號CK1至CKn。相位比較器 101將內部時鐘信號CKn的相位與時鐘信號CLK一REF的相位比較。例 如，當在時域中內部時鐘信號CKn的相位比時鐘信號CLK_REF的相 位提前時，輸出信號UP的電壓電平被降低并且輸出信號DN的電壓電 平被上升。結果，電荷泵電路102減少或者阻止從電流源106流至輸 出節(jié)點108的電流，替代地，響應于輸出信號增加通過電流源107從 輸出節(jié)點108流出的電流，從而降低電荷泵102的輸出電壓。通過濾 波電路103過濾電荷泵102的輸出電壓以去除噪聲，并且將噪聲去除 的輸出電壓提供給延遲電路105以減少其中的信號傳輸速率。這導致
22延遲內部時鐘信號CK1至CKn的相位。在當在時域中根據時鐘信號 CLK_REF的相位延遲內部時鐘信號CKn的相位時的情況下，也類似地 控制內部時鐘信號CKl至CKn的相位。如此，使用作為基準的時鐘信 號CLK一REF，時鐘發(fā)生器電路87生成一組多相內部時鐘信號CK1至 CKn。內部時鐘信號CK1至CKn形成以T/n的相位間隔定相的一組脈 沖信號；在圖11中示出了內部時鐘信號CK1至CKn的波形。
另一方面，圖8所示的放大器電路85比較輸入端子92-2上的電 壓電平以檢測信號線RXAP和RXAN上的數據，并且生成表示所檢測 的數據的內部數據信號DATA。所生成的內部數據信號DATA被饋入 保持電路88。
如圖9中所示，保持電路88將內部數據信號DATA提供給n個觸 發(fā)電路93中的每一個并且也將內部時鐘信號CK1至CKn分別供給觸 發(fā)電路93。因此，如圖9A和11所示，在輸入端子92-2上串行接收的 接收信號的數據位被存儲在n個觸發(fā)電路93中，并且從數據輸出Dl 至Dn并行地輸出。應當注意，保持電路88的數據輸出Dl對應于時鐘 信號20，該時鐘信號20被疊加在通過信號線RXAP和RXAN傳輸的 接收信號上；并且從數據輸出Dl輸出的數據位不是有效的數據。因此， 在數據線驅動器3中的后續(xù)信號處理中，從數據輸出Dl輸出的輸出信 號可以被處理為輸出時鐘信號CLOCK。替代地，上述內部時鐘信號 CK1至CKn中的任何一個(例如，內部時鐘信號CKn)可以作為輸出 時鐘信號CLOCK輸出。圖8示出了當內部時鐘信號CK1至CKn中所 選擇的一個被用作輸出時鐘信號CLOCK的情況。
應當注意，串行連接的觸發(fā)電路93作為與內部時鐘信號CK1至 CKn同步操作的串并行轉換器電路操作。從保持電路88的數據輸出 D2至Dn并行地輸出的數據是被饋入發(fā)射器電路10-l中的保持電路16 的數據輸入D2至Dn的數據的再生，具體地，是如圖8和9A所示的 奇數像素的灰度數據12和控制數據14A。在替代實施例中，如關于發(fā)射器電路所描述地，如果在處理電路和傳輸線的容量中沒有足夠的空
間，則從數據輸出Dl至Dn并行地輸出的數據可以僅包括灰度數據12 控制數據。
返回參考圖8，放大器電路86比較輸入端子92-1的電壓電平以檢 測通過信號線RXBP和RXBN傳送的數據，并且生成表示所檢測的數 據的內部數據信號DATA。內部數據信號DATA被饋入保持電路89。 保持電路89具有與保持電路88相同的配置。保持電路89和89被共 同地連接至時鐘發(fā)生器電路87，并且接收相同的內部時鐘信號CK1至 CKn。在保持電路89中，如圖9B中所示，內部數據信號DATA被共 同地提供給n個觸發(fā)電路93，并且內部時鐘信號CK1至CKn被分別 提供給觸發(fā)電路93。因此，如圖9B和11所示，通過輸入端子92-l串 行接收的接收信號的數據位被存儲在n個觸發(fā)電路93中，并且從數據 輸出Dl至Dn分別輸出。應當注意，不同于保持電路88的情況，通過 信號線RXBP和RXBN傳輸的控制數據14B的數據位從保持電路89 的數據輸出Dl輸出，并且以與從數據輸出D2至Dn輸出的灰度數據 13和控制數據14B相同的方式用于在數據線驅動器3中的后續(xù)處理中。 這意味著觸發(fā)電路93的集合，包括饋入了內部時鐘信號CK1的觸發(fā)電 路93，作為串并行轉換器電路操作。從保持電路89的數據輸出D1至 Dn并行輸出的數據是被饋入發(fā)射器電路10-1中的保持電路17的數據 輸入Dl至Dn的灰度數據13和控制數據14B的再生。如關于發(fā)射器 電路所描述的，如果在處理電路和傳輸線的容量中沒有足夠的空間， 則僅灰度數據13可以被饋入保持電路17中所有的數據輸入D1至Dn， 并且在保持電路89的相應數據輸出Dl至Dn上再生。
總之，本實施例中的接收器電路80-1被設計成檢測疊加在僅在輸 入端子92-2上通過傳輸線傳輸的傳輸信號(或者時鐘位)上的時鐘信 號，并且使用合成時鐘信號CLK一REF和從中生成的內部時鐘信號CL1 至CLn用于通過兩個輸入端子92-l和92-2接收的傳輸信號接收和串并 行轉換。這有效地允許接收器電路配置的簡化和尺寸的縮減，同時有效地減少接收器電路80-1的功率消耗。在便攜式顯示設備中使用本實 施例的接收器電路有效地幫助了便攜式顯示設備的小型化和功率消耗 的減少。
另外，如上所述，本實施例的發(fā)射器電路配置有效地實現了發(fā)射 器電路的小型化和功率消耗減少。這意味著同時使用本實施例的發(fā)射 器電路和接收器電路對于便攜式設備來說是尤其有效的。
顯而易見，本發(fā)明不限于上述實施例，而是在不背離本發(fā)明的范 圍的情況下可以修改和變更。
例如，圖12示出了在替代實施例中發(fā)射器電路210-1的示例性配 置。在圖2和圖12中，相同的數字表示相同的組件，并且沒有給出它 們的描述。在發(fā)射器電路210-1中，不同于圖2所示的發(fā)射器電路10-1， 被連接至傳輸信號線TXBP和TXBN的保持電路217包含有具有與保 持電路16相同配置的并串行轉換器電路，并且生成時鐘信號220。類 似于輸出緩沖器18，被連接至保持電路217的輸出緩沖器219利用放 大器電路33和232放大時鐘信號220以及串行輸出信號22，并且在所 放大的串行輸出信號22上疊加所放大的時鐘信號220以在信號線 TXBP和TXBN上產生時鐘嵌入式傳輸信號。
在接收方，圖2所示的接收器電路80-1用于接收時鐘嵌入式傳輸 信號。在這種情況下，接收器電路80-1恢復在通過信號線RXAP和 RXAN傳輸的接收信號上疊加的時鐘信號，并且同步于所恢復的時鐘 信號接收通過信號線RXBP和RXBN傳輸的數據；被疊加在通過信號 線RXBP和RXBN傳輸的接收信號上的時鐘信號不經歷時鐘恢復。在 這種情況下，從接收器電路80-1中的保持電路89的數據輸出Dl輸出 的信號是時鐘信號，不攜帶用于后續(xù)信號處理的有效的數據位。盡管 有效的數據不從接收器電路80-1中的保持電路89的數據輸出Dl中輸 出，但是這也適用于保持電路89，而不影響接收器電路80-1的操作。
25圖12所示的發(fā)射器電路配置允許使用具有相同配置的接收器電 路，而不管時鐘信號被嵌入通過所有的傳輸線傳輸的傳輸信號或者時 鐘信號被嵌入通過傳輸線中的具體一個傳輸線傳輸的傳輸信號。這有 效地提高了系統(tǒng)實現的靈活性，同時實現了小型化和功率消耗減少。
權利要求
1. 一種接收器電路，包括多個輸入端子；多個保持電路，所述多個保持電路保持由所述多個輸入端子接收的接收信號；檢測器電路，所述檢測器電路從選擇自所述接收信號中的一個來檢測時鐘位，以響應于所述檢測的時鐘位來恢復時鐘信號；以及時鐘電路，所述時鐘電路連接至所述檢測器電路，并且從所述時鐘信號來生成至少一個內部時鐘信號；其中，所述多個保持電路共同地接收所述至少一個內部時鐘信號，并且與所述至少一個內部時鐘信號同步地來共同地執(zhí)行所述接收信號的采樣。
2. 根據權利要求l所述的接收器電路，其中，所述多個保持電路中的每個包括串并行轉換器電路，所述 串并行轉換器電路串行地接收所述接收信號中的相應的一個的數據位 并且并行地輸出所述接收的數據位。
3. 根據權利要求2所述的接收器電路，其中，所述檢測器電路檢測所述接收信號中的所述一個的振幅修 正部分，所述振幅修正部分具有不同于其它部分的振幅，并且其中，所述檢測器電路響應于所述檢測的振幅修正部分來恢復所 述時鐘信號。
4. 根據權利要求3所述的接收器電路，其中，所述接收信號中的所述一個的所述振幅修正部分具有比所 述其它部分的振幅大的振幅。
5. 根據權利要求3所述的接收器電路，其中，所述接收信號中的所述一個的所述振幅修正部分具有比所 述其它部分的振幅小的振幅。
6. 根據權利要求3所述的接收器電路，其中，由所述時鐘電路生成的所述至少一個內部時鐘信號包括多 個脈沖信號，所述多個脈沖信號具有相同的周期和彼此不同的相位， 并且其中，所述串并行轉換器電路中的每個響應于所述多個脈沖信號， 從而串行地接收所述接收信號中的所述相應的一個的所述數據位以及 并行地輸出所述接收的數據位。
7. 根據權利要求6所述的接收器電路，其中，所述串并行轉換器電路中的每個響應于所述多個脈沖信號 中的一些而非全部的脈沖信號來串行地接收所述數據位。
8. 根據權利要求6所述的接收器電路，其中， 響應于除所述多個脈沖信號中的并非全部的所述一些脈沖信號以外的所述多個脈沖信號中的一個，與除所述接收信號中的所述一個接 收信號以外的所述接收信號中的一個或多個相關聯的所述保持電路中 的一個或多個保持電路來從所述接收信號提取內部控制數據。
9. 一種發(fā)射器電路，包括 多個輸出端子； 時鐘發(fā)生器電路；多個保持電路，所述多個保持電路共同地連接至所述時鐘發(fā)生器 電路，其中，所述多個保持電路分別接收多個信號，并且該多個保持 電路響應于從所述時鐘發(fā)生器電路接收的至少一個時鐘信號來輸出所述多個信號；以及輸出電路，所述輸出電路連接至所述多個保持電路，并且將傳輸 信號分別輸出至所述多個輸出端子，其中，通過將時鐘位選擇性地并入從所述多個保持電路輸出的所 述多個信號中的一個，所述輸出電路生成所述傳輸信號中的一個。
10. 根據權利要求9所述的發(fā)射器電路，其中，所述多個保持電路中的每個包括并串行轉換器電路，所述并串行 轉換器電路串行地接收所述傳輸信號中的相應的一個傳輸信號的數據 位并且并行地輸出所述接收的數據位。
11. 根據權利要求io所述的發(fā)射器電路，其中，所述輸出電路生成所述傳輸信號中的所述一個，以使得在 對應于所述時鐘位的位置上的所述傳輸信號中所述一個傳輸信號的所 述振幅不同于在其它位置上的振幅。
12. 根據權利11所述的發(fā)射器電路，其中，在對應于所述時鐘位的位置上的所述傳輸信號中所述一個 傳輸信號的所述振幅大于在所述其它位置上的振幅。
13. 根據權利ll所述的發(fā)射器電路，其中，在對應于所述時鐘位的位置上的所述傳輸信號中所述一個 傳輸信號的所述振幅小于在所述其它位置上的振幅。
14. 根據權利要求11所述的發(fā)射器電路，其中，由所述時鐘發(fā)生器電路生成的所述至少一個時鐘信號包括 多個脈沖信號，所述多個脈沖信號具有相同的周期和彼此不同的相位，其中，所述時鐘發(fā)生器電路響應于基準時鐘信號，以生成所述多 個脈沖信號，以及其中，所述并串行電路響應于所述多個脈沖信號，以并行地輸出 所述傳輸信號的所述時鐘位。
15. 根據權利要求14所述的發(fā)射器電路，其中，所述并串行轉換器電路中的每個響應于所述多個脈沖信號 中的一些而非全部的脈沖信號來串行地輸出所述數據位，以及其中，所述輸出電路響應于所述多個脈沖信號中的另一個以將所 述時鐘位并入所述傳輸信號中的所述一個傳輸信號。
16. 根據權利要求15所述的發(fā)射器電路，其中，響應于所述多個脈沖信號中的所述另一個，與所述傳輸信 號中的其它傳輸信號相關聯的所述并串行轉換器電路中的一個或多個 將并入所述傳輸信號中的所述其它傳輸信號的控制數據饋入至所述輸 出電路，并且其中，所述輸出電路將所述控制數據并入所述傳輸信號中的所述 其它傳輸信號。
17. 根據權利要求15所述的發(fā)射器電路，其中，所述數據位包括表示圖像顯示面板的像素的灰度水平的灰 度數據。
18. —種數據傳輸系統(tǒng)，包括 時鐘發(fā)生器電路；多個輸出電路，所述多個輸出電路共同地連接至所述時鐘發(fā)生器 電路，并且所述多個輸出電路分別輸出所述多個傳輸信號，所述多個 傳輸信號彼此同步；控制電路，所述控制電路連接至所述多個輸出電路中的一個輸出 電路，并且將時鐘位并入所述多個傳輸信號中的一個傳輸信號，所述 一個傳輸信號被從所述多個輸出電路中的所述一個輸出電路輸出；多個傳輸線，所述多個傳輸線分別傳輸所述多個傳輸信號；多個輸入電路，所述多個輸入電路分別與所述多個傳輸線相連接， 并且分別接收所述傳輸信號；以及時鐘電路，所述時鐘電路連接至所述多個輸入電路中的一個，并 且檢測來自所述傳輸信號中的所述一個的所述時鐘位，以響應于所述檢測的時鐘位來生成內部時鐘信號，其中，所述多個輸入電路共同地同步于所述內部時鐘信號來分別 采樣通過所述多個傳輸線所傳輸的所述多個傳輸信號。
19. 根據權利要求18所述的數據傳輸系統(tǒng)，進一步包括 另一個控制電路，所述另一個控制電路連接至所述多個輸出電路中的另一個輸出電路，并且將所述時鐘位并入所述多個傳輸信號中的 另一個傳輸信號，所述一個傳輸信號被從所述多個輸出電路中的所述 另一個輸出電路輸出。
20. 根據權利要求18所述的數據傳輸系統(tǒng)，其中，對于將要傳輸的預定數量的數據位，將一個時鐘位并入所 述傳輸信號中的所述一個傳輸信號。
全文摘要
本發(fā)明提供一種用于交換多信道信號的數據傳輸系統(tǒng)。一種接收器電路，其配備有多個輸入端子(92-1，92-2)；多個保持電路，該多個保持電路保持由多個輸入端子(88，89)接收的接收信號；檢測器電路(95)，該檢測器電路檢測選自接收信號中的一個的時鐘位，以響應于所檢測的時鐘位恢復時鐘信號(CLK_REF)；以及時鐘電路(87)，該時鐘電路被連接至檢測器電路(95)，并且從時鐘信號(CLK_REF)生成一個或者多個內部時鐘信號。保持電路(88，89)共同地接收內部時鐘信號并且同步于內部時鐘信號共同地執(zhí)行接收信號的采樣。
文檔編號H04L7/02GK101510822SQ20091000969
公開日2009年8月19日 申請日期2009年2月4日 優(yōu)先權日2008年2月4日
發(fā)明者奧苑登 申請人:恩益禧電子股份有限公司