專利名稱：一種基于fpga實時可配置的數(shù)字相關器的制作方法
技術領域：
本發(fā)明涉及一種跳頻同步技術，特別是涉及一種基于現(xiàn)場可編程門陣列(FPGA)實時 可配置的數(shù)字相關器。
背景技術：
跳頻通信系統(tǒng)具有抗干擾、抗多徑衰落和保密性強的特點。跳頻技術是由于電子對抗 的需要被首先應用于軍事通信系統(tǒng)，如英國的Racal公司的Jaguar-H跳頻電臺，美國的聯(lián) 合戰(zhàn)術信息分發(fā)系統(tǒng)(JTIDS)等。由于跳頻技術在軍事通信方面取得了巨大的成功，近年 來在民用通信上也得到了越來越廣泛地應用，例如在數(shù)字蜂窩移動通信系統(tǒng)中，其中藍牙 技術是其在民用領域的一個典型應用。
目前的跳頻通信都是射頻跳頻，即跳頻信號的載波在一組偽隨機序列碼的控制下不斷 地跳變，因此，跳頻同步在跳頻通信系統(tǒng)中占有非常重要的地位，是整個系統(tǒng)得以正確通 信的基礎。實現(xiàn)跳頻同步的方法主要有以下四種1)利用一個專門信道來傳遞同步信息的 獨立信道法；2)基于網(wǎng)絡中的一個公共時鐘來實現(xiàn)同步的參考時鐘法；3)把同步信息隱 含在發(fā)送的信息序列中的自同步法；4)通信前發(fā)送一個同步字頭來實現(xiàn)同步的同步字頭法。 其中，同步字頭法具有同步搜索快、可靠性強和容易實現(xiàn)的特點，被運用得最多。同步字 頭法是通過收信機的數(shù)字相關器對同步字頭的捕獲來實現(xiàn)的，這一過程稱為初同步(即捕 獲)，它是精同步(即跟蹤)過程的前提，也是跳頻通信同步的關鍵點。因此，設計出高性 能的數(shù)字相關器是非常必要的。
上世紀八十年代末FPGA出現(xiàn)后，F(xiàn)PGA以其高速、可靠、低功耗和強大的功能迅速成 為了當今數(shù)字硬件電路設計的首選。已有的數(shù)字相關器都是基于FPGA技術，具有很好的靈 活性和通用性。參見圖2，現(xiàn)有基于FPGA技術的數(shù)字相關器(趙明忠，電子工程師，2002， 28(5): 35-36)包括兩個移位寄存器； 一個比較器； 一個運算處理單元； 一個判決單元。
該數(shù)字相關器可以捕捉到同步字頭并輸出相關峰，但它對接收數(shù)據(jù)是每比特采樣一次，數(shù) 字相關器能否正確接收到數(shù)據(jù)完全依賴于采樣點的好壞，容易出現(xiàn)漏相關和誤相關現(xiàn)象， 可靠性不強。此外該相關器還存在實時性不強和同步定位不夠精確的問題。在當前的電子 對抗和民用產(chǎn)品中，為了獲得更高的抗干擾能力和保密性能，跳頻速率越來越快，對跳頻 同步的實時性和精度也提出了更高的要求，因此迫切需要一種精度高、可靠性和實時性強 的數(shù)字相關器。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服數(shù)字相關器現(xiàn)有技術的缺點，提供一種可靠性和實時性強、精 度高、可重新配置的數(shù)字相關器。
通過對FPGA的重新配置，該數(shù)字相關器可通用于各種跳頻通信系統(tǒng)。還增設跳信號 (即每跳起始位置的指示信號)生成電路，通過相關峰對跳信號的修正，該數(shù)字相關器能 夠幫助收信機直接實現(xiàn)初同步。
本發(fā)明的目的通過如下技術方案實現(xiàn)
一種基于FPGA實時可配置的數(shù)字相關器，包括高速ADC、數(shù)據(jù)格式轉(zhuǎn)換電路、數(shù)字 信號處理器、數(shù)字相關電路；所述高速ADC的輸出端與數(shù)據(jù)格式轉(zhuǎn)換電路的輸入端相連， 數(shù)據(jù)格式轉(zhuǎn)換電路的輸出端與數(shù)字相關電路的輸入端RXD相連，DSP的使能信號輸出端與 數(shù)字相關電路的使能信號輸入端相連，DSP的地址總線與數(shù)字相關電路的地址總線相連， DSP的數(shù)據(jù)總線與數(shù)字相關電路的數(shù)據(jù)總線相連，數(shù)字相關電路的輸出端與外部電路相連 接；所述的高速ADC接收經(jīng)鑒頻解調(diào)后的模擬信號，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，并把轉(zhuǎn) 換后的數(shù)字信號送到數(shù)據(jù)格式轉(zhuǎn)換電路；所述的數(shù)據(jù)格式轉(zhuǎn)換電路包括判決單元和數(shù)據(jù)緩 存單元，先運用判決單元將ADC量化后的多位數(shù)據(jù)轉(zhuǎn)換成一位數(shù)據(jù)，再經(jīng)過數(shù)據(jù)緩存單元 把數(shù)據(jù)速率降為基帶信號的速率，并送入數(shù)字相關電路；所述的DSP通過總線給數(shù)字相關 電路傳送相關碼；所述數(shù)字相關電路利用FPGA實現(xiàn)，把DSP送來的相關碼和從數(shù)據(jù)格式 轉(zhuǎn)換電路得到的數(shù)據(jù)進行相關運算，輸出相關峰，再通過相關峰來修正跳信號，實現(xiàn)跳頻 初同步。
為進一步實現(xiàn)本發(fā)明目的，所述的FPGA優(yōu)選為Spartan3系列的xc3sl000型FPGA。
所述的數(shù)字相關電路和數(shù)據(jù)格式轉(zhuǎn)換電路運優(yōu)選用同一塊FPGA來實現(xiàn)。 所述的數(shù)字相關電路由接收數(shù)據(jù)模塊、相關處理模塊和跳信號生成電路組成；所述的 接收數(shù)據(jù)模塊按功能由接收選通電路、接收相關碼單元、采樣時鐘電路和采樣RXD單元組 成；接收選通電路根據(jù)對DSP控制信號的判斷來產(chǎn)生接收相關碼選通信號；接收相關碼單 元為存儲相關碼的RAM，兼容8位和16位數(shù)據(jù)總線；采樣時鐘電路根據(jù)對FPGA的配置 來生成不同速率的采樣時鐘，實現(xiàn)對RXD信號不同倍數(shù)的采樣采樣RXD單元由w個移 位寄存器組成，"等于采樣倍數(shù)，移位寄存器的位數(shù)等于相關碼的寬度；
所述的相關處理模塊按功能由比較器、計數(shù)電路、門限判決單元和相關計數(shù)器組成； 所述比較器根據(jù)每采樣一次RXD信號，對相關碼與接收到的RXD信號進行同或運算；計 數(shù)電路計算同或結果中'l'的個數(shù)；門限判決單元對計數(shù)結果與正負門限值進行比較，判斷是否相關，正負門限值可通過對FPGA進行配置來獲得；相關計數(shù)器統(tǒng)計每位RXD信號 相關的次數(shù)，超過相關閾值便輸出相關峰，相關閾值可通過對FPGA的配置設置為不同的 值。
所述的高速ADC是指采樣速率在60Msps以上的ADC，通過欠采樣的方式對接收數(shù)據(jù) 的進行采集。
相對于現(xiàn)有技術，本發(fā)明具有如下優(yōu)點和突出的效果
(1) 本發(fā)明對接收到的每位RXD信號進行了多次相關判斷，不會出現(xiàn)漏相關和誤相關， 增強了相關器的可靠性。
(2) 對FPGA的編程采用了參數(shù)化的方法，使數(shù)字相關電路具有很大的靈活性，通過對 FPGA的重新配置，該數(shù)字相關器可通用于各種跳頻通信系統(tǒng)。
(3) 本發(fā)明對接收到的每位RXD信號進行了多次相關判斷，可以準確地定位出系統(tǒng)的 最佳接收點。通過最佳接收點來修正生成的跳信號，使系統(tǒng)能夠更加迅速、精確地實現(xiàn)跳 頻初同步。
(4) 在比較器中，把全部相關碼與接收到的RXD信號同時進行比較，提高了相關器的 實時性。
(5) 在相關計數(shù)器中，若相關次數(shù)大于采樣倍數(shù)，計數(shù)器會自動清零并輸出相關峰，使 數(shù)字相關器具有自動糾錯的能力。
(6) 數(shù)據(jù)格式轉(zhuǎn)換電路采用FPGA來編程實現(xiàn)，不會出現(xiàn)由于比較器的溫度漂移而造成 誤判。可通過對FPGA的重新配置來實現(xiàn)不同速率的轉(zhuǎn)換。


圖1是本發(fā)明的用于跳頻同步的數(shù)字相關器基本組成示意圖。 圖2是現(xiàn)有技術裝置的數(shù)字相關器組成框圖。 圖3是本發(fā)明的數(shù)字相關電路組成框圖。 圖4是本發(fā)明的數(shù)據(jù)格式轉(zhuǎn)換電路的判決單元的電路圖。 圖5是本發(fā)明的數(shù)字相關電路的電路圖。 圖6是數(shù)字相關電路的相關處理的流程圖。 圖7是輸出相關峰的流程圖。
具體實施例方式
下面結合附圖和實施方式對本發(fā)明作進一步描述，需要說明的是本發(fā)明要求保護的范 圍并不局限于實施例記載的范圍。圖1是本發(fā)明的用于跳頻同步的數(shù)字相關器基本組成示意圖。圖中Clk為系統(tǒng)時鐘， RXD為待比較的數(shù)據(jù)，CE為片選信號，RD為讀有效信號，WE為寫有效信號，Addr為地址 總線，Data為數(shù)據(jù)總線，Hop為輸出的跳信號，error為出錯標志位，Cor—peak為輸出的 相關峰。如圖1所示，運用于跳頻通信系統(tǒng)中實現(xiàn)跳頻同步的數(shù)字相關器包括高速ADC1、 數(shù)據(jù)格式轉(zhuǎn)換電路2、 DSP3和數(shù)字相關電路4。高速ADC1的輸出端與數(shù)據(jù)格式轉(zhuǎn)換電路 2的輸入端相連，數(shù)據(jù)格式轉(zhuǎn)換電路2的輸出端與數(shù)字相關電路4的輸入端RXD相連，DSP3 的使能信號輸出端CE、 RD和WE分別與數(shù)字相關電路4的使能信號輸入端CE、 RD和 WE相連，DSP3的地址總線Addr與數(shù)字相關電路4的地址總線Addr相連，DSP3的數(shù)據(jù) 總線Data與數(shù)字相關電路4的數(shù)據(jù)總線Data相連，數(shù)字相關電路4的輸出端與外部電路 相連接。
高速ADC1接收的是經(jīng)鑒頻解調(diào)后的模擬信號，通過欠采樣的方式對這些信號進行模 數(shù)轉(zhuǎn)換。高速ADC1可以選用Maxim公司的12位65Msps模數(shù)轉(zhuǎn)換器MAX1211。欠采樣是 指，根據(jù)奈奎斯特帶通信號采樣定理，采樣頻率大于信號帶寬2倍以上就可避免頻譜混疊。 用欠采樣的方式對接收信號進行采集，保證在頻譜不混疊的情況下，以最小的采樣頻率進 行信號釆集，從而減少了后面電路的數(shù)據(jù)運算量。
數(shù)據(jù)格式轉(zhuǎn)換電路2的功能是將ADC采樣量化后的數(shù)據(jù)格式轉(zhuǎn)換為適合相關處理的數(shù) 據(jù)格式。數(shù)據(jù)格式轉(zhuǎn)換電路2包括判決單元和數(shù)據(jù)緩存單元。判決單元和數(shù)據(jù)緩存單元采 用同一片F(xiàn)PGA來實現(xiàn)。在本實施例中，F(xiàn)PGA可以選用Xilinx公司Spartan3系列的 xc3sl000型號。圖4為判決單元的電路圖，圖中管腳接收的是ADC量化后的12位輸出信 號，如圖4所示，首先把系統(tǒng)時鐘經(jīng)過分頻器21得到采樣時鐘TCK，這個采樣時鐘的速 率與高速ADC1的采樣速率相同，因此分頻器21進行多少分頻由系統(tǒng)時鐘的速率和高速 ADC1的采樣速率之比所決定。TCK與寄存器22的觸發(fā)端CP相連，在每個TCK的上升 沿讀取FPGA上對應12個管腳的值到寄存器22，然后再將寄存器22的值與門限值寄存器 23的輸出值送到比較器24中進行比較，大于門限值就為l否，則為0，這里門限值寄存器 23的輸出值被定義為高速ADC1量化最大值的一半，從而把12位數(shù)據(jù)轉(zhuǎn)換成一位數(shù)據(jù) Dout， Dout與數(shù)據(jù)緩存單元的輸入相連。圖4電路都是在FPGA上通過編程實現(xiàn)的，該判 決電路與傳統(tǒng)的單純依靠比較器進行的判決相比，不會出現(xiàn)由于溫度飄移而造成的誤判， 提高了判決單元的可靠性。數(shù)據(jù)緩存單元的功能是把輸入的數(shù)據(jù)速率降為基帶信號的速率。 在本實施例中，數(shù)據(jù)緩存單元可以通過一個具有不同讀、寫數(shù)據(jù)速率的RAM來實現(xiàn)，寫 數(shù)據(jù)速率等于判決單元中TCK的速率，讀數(shù)據(jù)速率等于基帶信號的速率，基帶信號的速率作為電路的一個參數(shù)，可在FPGA初始化時或者在一個任務周期結束后對其進行重新設定。 對FPGA的重新設定是指在FPGA初始化時設置好基帶信號的速率，然后把該值通過參數(shù) 映射的方式傳到數(shù)據(jù)緩存單元。 一旦設定好該值后，在一個任務周期內(nèi)不能改變這個參數(shù) 值。若要改變參數(shù)值，則應在一個任務周期結束以后，對該值進行重新設定，來滿足需求。 基帶信號的速率通常為幾十到幾百Kbps之間，在本實施例中，基帶信號的速率參數(shù)設置為 200，它表示基帶信號的速率為系統(tǒng)時鐘的200分頻，本實施例的系統(tǒng)時鐘為12.8MHz，因 此基帶信號的速率為64Kbps。通過對基帶信號的速率的不同設置，數(shù)據(jù)緩存單元可實現(xiàn)不 同速率的轉(zhuǎn)換，提高了系統(tǒng)的靈活性。
DSP3的功能是在數(shù)字相關電路4接收RXD信號之前，通過總線把相關碼寫入數(shù)字相 關電路4中。在本實施例中，DSP3可以選用TI公司的TMS320VC5510。
數(shù)字相關電路4的功能是進行相關運算輸出相關峰，再通過相關峰來修正跳信號，實 現(xiàn)跳頻初同步。相應的，數(shù)字相關電路4可劃分接收數(shù)據(jù)模塊、相關處理模塊、跳信號生 成電路三部分。數(shù)字相關電路4利用FPGA來實現(xiàn)，整個設計采用同步設計。因為xc3sl000 型號FPGA的門資源足夠大，在FPGA里面編程實現(xiàn)的各個電路模塊是互相獨立的，功能 也不同，該數(shù)字相關電路4可以和數(shù)據(jù)格式轉(zhuǎn)換電路2是運用同一塊FPGA來實現(xiàn)。在本 實施例中，可以選用Xilinx公司Spartan3系列的xc3sl000型號的FPGA。
接收數(shù)據(jù)模塊的功能是接收來自DSP3的相關碼和來自數(shù)據(jù)格式轉(zhuǎn)換電路2的RXD信 號。如圖3、 5所示，接收數(shù)據(jù)模塊按功能可進一步劃分為接收選通電路41、接收相關碼 單元42、采樣時鐘電路43和采樣RXD單元44。接收選通電路41的作用是通過判斷DSP3 的控制信號來產(chǎn)生接收相關碼選通信號。在本實施例中，在地址選通后，當CE信號和WE 信號對應的FPGA引腳為高，RD信號對應的FPGA引腳為低時，輸出一個選通信號到接 收相關碼單元42。地址寄存器411預先存放了 DSP3分配給數(shù)字相關電路4的地址，地址 寄存器411和地址總線的值在第一比較器412中進行比較，若相等則第一比較器412輸出 為'1'。把第一比較器412的輸出、CE管腳、WE管腳、RD管腳經(jīng)過第一非門413后的 輸出，都和第一與門414的輸入端相連，第一與門414的輸出端和RAM425的使能端en 相連。接收相關碼單元42功能是在接收相關碼選通信號有效時，從數(shù)據(jù)總線接收相關碼并 將其存入RAM。接收相關碼單元42中總線的寬度、相關碼的寬度、每組相關碼的寬度、 相關碼的組數(shù)可通過對FPGA的重新配置來滿足不同跳頻通信系統(tǒng)的需求，這里對FPGA 的重新配置是指在FPGA初始化時設置好這些參數(shù)值，然后把這些參數(shù)值通過參數(shù)映射的 方式傳到接收相關碼單元，在不同的跳頻通信系統(tǒng)中，相應的參數(shù)設置為不同的值。 一旦設定好參數(shù)值后，在一個任務周期內(nèi)任何一個參數(shù)的值都不能改變。若要改變參數(shù)值，則 應在一個任務周期結束以后，對相應的參數(shù)值進行重新設定，來滿足需求。其中總線的寬 度一般為8位或16位；相關碼的寬度即是系統(tǒng)中相關碼的位數(shù)，它等于每組相關碼的寬度 和相關碼組數(shù)的乘積；跳頻通信系統(tǒng)中出于安全的考慮，相關碼又被細分為幾組，每組相 關碼的寬度根據(jù)系統(tǒng)要求進行設置， 一般不超過32位。在本實施例中，總線的寬度為16， 相關碼的寬度為60，每組相關碼的寬度為15，相關碼的組數(shù)為4。接收相關碼單元42兼 容8位和16位的數(shù)據(jù)總線，為了保證準確、完整地接收相關碼，在接收相關碼之前，通過 比較數(shù)據(jù)總線的寬度和每組相關碼的寬度，得出一組相關碼需要經(jīng)過數(shù)據(jù)總線傳輸?shù)拇螖?shù)； 同時接收相關碼單元42中包含有相關碼的組數(shù)計數(shù)器，DSP3可通過査詢計數(shù)器的值來確 保FPGA完整地接收了相關碼。在本實施例中總線寬度大于每組相關碼的寬度，因此數(shù)據(jù) 總線一次就可以傳輸一組相關碼。圖中第一與門414的輸出信號作為RAM425的寫使能信 號we，數(shù)據(jù)總線和RAM425的數(shù)據(jù)輸入端相連，每組相關碼寬度寄存器421和總線寬度寄 存器422與第二比較器423的兩輸入端相接，在第二比較器423做比較后把每組相關碼需 要經(jīng)過數(shù)據(jù)總線傳輸?shù)拇螖?shù)發(fā)送到第一計數(shù)器424，第一計數(shù)器424即為組數(shù)計數(shù)器，第 一計數(shù)器424的輸出與RAM425的使能端en相連，第一與門414的輸出為第一計數(shù)器424 的脈沖信號，每接收一次數(shù)據(jù)總線上的相關碼，第一計數(shù)器424的值就加1，接收完一組 相關碼后，第一計數(shù)器424的值清零，等待下一組相關碼的到來。采樣時鐘電路43的功能 是利用系統(tǒng)時鐘分頻來產(chǎn)生采樣時鐘。圖中系統(tǒng)時鐘CLK經(jīng)過第一分頻器431得到采樣時 鐘RCK，第一分頻器431中進行多少分頻由系統(tǒng)時鐘的速率和采樣時鐘的速率決定，采樣 時鐘的速率為基帶信號的速率和采樣倍數(shù)的乘積。采樣倍數(shù)可通過對FPGA的重新配置來 調(diào)節(jié)，采樣倍數(shù)作為電路的一個參數(shù)，可在FPGA初始化時或者在一個任務周期結束后對 其進行重新設定，來實現(xiàn)對RXD信號不同倍數(shù)的采樣。在本實施例中，采樣倍數(shù)可以設置 為8，又因為系統(tǒng)時鐘為12.8MHz，基帶信號的速率為64Kbps，因此對系統(tǒng)時鐘CLK進行 25分頻便可得到采樣時鐘RCK。采樣RXD單元44由8 (采樣倍數(shù))個移位寄存器組成， 每個移位寄存器的位數(shù)等于相關碼的寬度。采樣RXD單元44的功能是在每個采樣時鐘的 上升沿對RXD信號進行采樣，把采樣結果依次存入各個移位寄存器中，這樣接收完一位 RXD信號后，每個移位寄存器都寄存了當前輸入的RXD信號。圖中第一移位寄存器441、 第二移位寄存器442、第三移位寄存器443、第四移位寄存器444、第五移位寄存器445、 第六移位寄存器446、第七移位寄存器447、第八移位寄存器448為存放RXD的8個移位 寄存器，它們的數(shù)據(jù)輸入端都與RXD相連，它們的輸出端都與多路選擇器4410連接，多路選擇器4410把8個移位寄存器的值循環(huán)送至第三比較器452進行比較。第九移位寄存器 449的8個并行輸出端Q1Q2Q3Q4Q5Q6Q7Q8分別和第一移位寄存器441、第二移位寄存 器442、第三移位寄存器443、第四移位寄存器444、第五移位寄存器445、第六移位寄存 器446、第七移位寄存器447、第八移位寄存器448的觸發(fā)使能端CP相連，Q8還與第九移 位寄存器449的串行輸入端Din連接，采樣時鐘RCK作為第九移位寄存器449的觸發(fā)信號， 上升沿有效，Q1Q2Q3Q4Q5Q6Q7Q8的初始值為10000000，第九移位寄存器449在RCK 的作用下循環(huán)右移。
相關處理模塊的功能是對相關碼與接收到的RXD信號進行相關運算，若相關則輸出相 關峰。如圖3、 5所示，相關處理模塊按功能又可分為比較器45、計數(shù)電路46、門限判決 單元47和相關計數(shù)器48。比較器45的作用是每采樣一次RXD信號，就對相關碼與寄存 RXD信號的當前移位寄存器進行同或運算。進行比較時目前常用的方法是一個系統(tǒng)時鐘比 較一位相關碼，如果有M位相關碼，用了 l個比較器，則需要M個系統(tǒng)時鐘才能得到比較 結果。本發(fā)明同時比較所有的相關碼，使用了 M個比較器，加大了 FPGA邏輯資源的開銷， 但只需l個系統(tǒng)時鐘就可得到比較結果，提高了相關器的實時性。圖中RAM425的輸出和 多路選擇器4410的輸出分別發(fā)送到第三比較器452的兩個輸入端，RCK經(jīng)過第一 D觸發(fā) 器451后接入第三比較器452的觸發(fā)使能端，使得第三比較器452在RCK上升沿到達后的 下一個系統(tǒng)時鐘才進行比較，這時多路選擇器4410的輸出已經(jīng)穩(wěn)定。M位相關碼在第三比 較器452內(nèi)同時做同或運算，第三比較器452把運算結果送入第三計數(shù)器461。計數(shù)電路 46的作用是計算同或結果中'l'的個數(shù)，同或結果為'l'代表相關碼與接收到的RXD 對應位相同。圖中第三計數(shù)器461即為計數(shù)電路，它統(tǒng)計第三比較器452比較結果中'l' 的個數(shù)，然后再把結果分別發(fā)送到第四比較器473和第五比較器474的一個輸入端。門限 判決單元47的作用是對計數(shù)結果與正負門限值進行比較，判斷是否相關，同時置正負相關 標志位，以供DSP3査詢，正負門限值可通過對FPGA進行重新配置來滿足系統(tǒng)的要求。 對FPGA的重新配置是指將正負門限值作為電路的參數(shù)，可在FPGA初始化時或者在一個 任務周期結束后對其進行重新設定，提高了系統(tǒng)的靈活性。正負門限值就是該跳頻通信系 統(tǒng)的錯誤容限，錯誤容限一般在1~5之間，它們的取值由系統(tǒng)所要求的精度決定。在本實 施例中，正門限值取(M—2)，負門限值取2，它表示存儲RXD的移位寄存器中的值與M 位相關碼之間有(M—2)位以上相同則為正相關，若(M—2)位以上不相同則為負相關， 其它情況視為不相關。圖中第三計數(shù)器461的輸出結果先與正門限值在第四比較器473中 進行比較，大于正門限值則輸出為'r，反之則輸出為'0'，第四比較器473的輸出發(fā)送至第一或門475和第五比較器474的使能端叾，^表示低電平有效，第五比較器474在第四
比較器473輸出為'0'的時才對第三計數(shù)器461的輸出結果和負門限值進行比較，第五比 較器474的輸出發(fā)送至第一或門475的另一個輸入端。第一或門475的輸出就是相關結果。 相關計數(shù)器48的作用是統(tǒng)計接收每位RXD信號時相關的次數(shù)，超過相關閾值便輸出相關 峰，相關閾值可通過對FPGA的配置設置為不同的值，相關閾值作為電路的參數(shù)，可在FPGA 初始化時或者在一個任務周期結束后對其進行重新設定。相關閾值通常取值為采樣倍數(shù)的 一半，在本實施例中，相關閾值取4，表示相關計數(shù)器的值大于等于4時才能輸出相關峰。 圖中第四計數(shù)器482即為相關計數(shù)器，它對第一或門475的輸出進行計數(shù)。第二計數(shù)器481 是個模5計數(shù)器，它的輸出與第四計數(shù)器482的使能端en相連，同時和第二與門484的一 個輸入端相連，它在RCK的上升沿到來后的第5個系統(tǒng)時鐘輸出高電平，因為從RCK的 上升沿開始，對RXD進行采樣，經(jīng)過比較器45、計數(shù)電路46、門限判決單元47，在第5 個系統(tǒng)時鐘第一或門475得到了穩(wěn)定的相關結果。第一或門475輸出經(jīng)第二非門483和第 二與門484的另一個輸入端相連，第二與門484的輸出和第六比較器487的使能端en相連， 同時經(jīng)過第二 D觸發(fā)器486接入第四計數(shù)器482的清零端CLR。當?shù)谝换蜷T475得到的結 果為相關時，第四計數(shù)器482把相關次數(shù)加1，第二與門484的輸出為低電平，第六比較 器487不工作；當?shù)谝换蜷T475得到的結果為不相關時，第四計數(shù)器482的值不變，第二 與門484的輸出為高電平，第六比較器487對第四計數(shù)器482的值和相關閾值寄存器485 的值進行比較，大于相關閾值則輸出相關峰，否則不輸出相關峰，不管是否輸出相關峰在 下一個系統(tǒng)時鐘都把第四計數(shù)器482的值清零。
跳信號生成電路49按照每跳的寬度來生成跳信號，當檢測到相關峰時，修正跳信號的 位置，使其與發(fā)信機的跳信號同步。所述的修正是指將最佳接收點到下一跳的跳信號之間 的間隔調(diào)整為尾部的寬度。根據(jù)通信理論，輸出相關峰時連續(xù)相關iV次的中間時刻為該信 號的最佳接收點。其中每跳總的寬度和尾部的寬度定義為采樣時鐘的倍數(shù)，每跳總的寬度 由系統(tǒng)每跳發(fā)送的位數(shù)加前后保護位數(shù)來決定，尾部的寬度一般略大于后保護位數(shù)，它們 的值可通過對FPGA進行重新配置來調(diào)整。對FPGA的重新配置是將每跳總的寬度和尾部 的寬度作為電路的參數(shù)，可在FPGA初始化時或者在一個任務周期結束后對其進行重新設 定，以調(diào)整精度。在本實施例中，每跳發(fā)送的位數(shù)為60，前后保護位數(shù)各為2，采樣倍數(shù) 為8，因此每跳總的寬度設置為512。理想情況下，得到相關峰時連續(xù)相關了8次，此時最 佳接收點與下一跳的跳信號之間間隔了 19個采樣時鐘，因此可將尾部的寬度設置為19。下面結合圖5對跳信號生成電路49做進一步的說明。圖中的第五計數(shù)器491和第六計數(shù)器 492都對RCK進行計數(shù)，它們的輸出作為第二或門493的兩個輸入，第五計數(shù)器491的輸 出還與第六計數(shù)器492的清零端CLR相連，第六比較器487的輸出作為第五計數(shù)器491的 使能信號。第五計數(shù)器491是個模19計數(shù)器，它在計數(shù)滿時輸出一個正脈沖，通過第二或 門493輸出一個跳信號，同時將第六計數(shù)器492的值清零。第六計數(shù)器492是個模512計 數(shù)器，它在計數(shù)滿時輸出一個正脈沖，通過第二或門493輸出一個跳信號。
下面結合圖6對數(shù)字相關器4進行相關處理的流程作詳細的說明。如圖6所示，首先 是對系統(tǒng)進行初始化，即按照系統(tǒng)要求將參數(shù)設置為相應的值，該參數(shù)包括總線的寬度、 相關碼的寬度、每組相關碼的寬度、相關碼的組數(shù)、采樣倍數(shù)、正門限值、負門限值、相 關閾值、每跳總的寬度、尾部的寬度。其中總線的寬度由使用的硬件決定，在本實施例中 總線的寬度為16;相關碼的寬度是指全部相關碼的位數(shù)，它等于每組相關碼的寬度和相關 碼組數(shù)的乘積，每組相關碼的寬度根據(jù)系統(tǒng)要求進行設置，在本實施例中，相關碼的寬度 為60，每組相關碼的寬度為15，相關碼的組數(shù)為4;采樣倍數(shù)是指對RXD進行幾倍采樣， 在本實施例中采樣倍數(shù)為8;正負門限值就是該系統(tǒng)的錯誤容限，在本實施例中，正門限 值取(M—2),它表示接收到的RXD與M位相關碼之間有(M—2)位以上相同則為正相 關，負門限值取2，它表示收到的RXD與M位相關碼之間有(M—2)位以上不相同則為 負相關，其它情況視為不相關；相關閾值是指輸出相關峰時最少需要達到連續(xù)相關的次數(shù)， 通常取為采樣倍數(shù)的一半，在本實施例中相關閾值取4;每跳總的寬度由系統(tǒng)每跳發(fā)送的 位數(shù)加前后保護位數(shù)來決定，尾部的寬度是指最佳接收點與下一跳的跳信號之間的間隔， 每跳總的寬度和尾部的寬度定義為采樣時鐘的倍數(shù)，在本實施例中，每跳總的寬度為512， 尾部的寬度為19。本發(fā)明采用了參數(shù)化設計，采用參數(shù)化設計的優(yōu)點是使數(shù)字相關電路具 有很大的靈活性，通過對各個參數(shù)的重新設置，該數(shù)字相關器4可通用于各種跳頻通信系 統(tǒng)。在系統(tǒng)初始化后開始接收數(shù)據(jù)，接收數(shù)據(jù)包括接收相關碼和采樣RXD信號。接收相關 碼是在接收選通信號有效時接收來自DSP3的相關碼。采樣RXD信號是在每個采樣時鐘的 上升沿采樣來自數(shù)據(jù)格式轉(zhuǎn)換電路2的RXD信號，并把采樣數(shù)據(jù)存入對應的移位寄存器。 每采樣一次，便把當前移位寄存器存儲的全部數(shù)據(jù)與相關碼進行比較，即進行同或運算。 然后統(tǒng)計運算結果中<1'的個數(shù)，將統(tǒng)計結果與正門限值進行比較，若大于正門限值則將 相關計數(shù)器48加1，然后返回等待下一個采樣時鐘上升沿的到來；若小于正門限值則再與 負門限值進行比較，小于負門限值則同樣把相關計數(shù)器48加1，然后返回等待下一個采樣 時鐘上升沿的到來。這樣只需一次計數(shù)就能判斷出正負相關。若上述比較結果既不大于正門限值又不小于負門限值(即不相關)，則再判斷前面是否已連續(xù)相關W次(iV為相關閾值， 通常取值為采樣倍數(shù)的一半)以上，如果是則輸出一個相關峰，反之則把相關計數(shù)器48清 零，并返回等待下一個采樣時鐘上升沿的到來?，F(xiàn)有的技術方案對接收到的每位RXD信號
只進行一次采樣和比較，相關判斷結果的正誤完全依賴于采樣點的好壞，容易出現(xiàn)漏相關
和誤相關。本發(fā)明對接收到的每位RXD信號都進行了多次采樣和比較，并在這多次的比較 結果中只有連續(xù)出現(xiàn)規(guī)定次數(shù)以上的相關才被認為是真正的相關。對每位RXD信號進行多 次相關判斷不會出現(xiàn)漏相關和誤相關，增強了相關器的可靠性。已有的數(shù)字相關器只有輸 出相關峰的功能，與數(shù)字相關器相連的外部電路再根據(jù)相關峰的上升沿來修正跳信號。由 于相關峰的上升沿并非是最佳接收點，因此用相關峰的上升沿來修正跳信號無法使收信機 的跳信號與發(fā)信機的跳信號達到精確同步。在數(shù)字相關器4中加入跳信號生成電路49是本 發(fā)明對現(xiàn)有技術的又一改進。在數(shù)字相關器4中加入跳信號生成電路49的優(yōu)點是可以利用 產(chǎn)生相關峰時的最佳接收點來精確地修正跳信號。當沒有檢測到相關峰時，跳信號生成電 路49按照每跳的寬度來生成跳信號，當檢測到相關峰時，則用最佳接收點來修正跳信號的 位置，使其與發(fā)信機的跳信號同步，進而實現(xiàn)跳頻通信的初同步。
如圖7所示，相關判斷過程如下在每個采樣時鐘的上升沿到來時采樣RXD信號，然 后經(jīng)過比較器45、計數(shù)電路46、門限判決單元47，即在每次采樣后的第5個系統(tǒng)時鐘， 相關計數(shù)器48讀取到門限判決單元47的穩(wěn)定輸出。輸出相關峰的過程又可分為三個狀態(tài) 狀態(tài)一稱為初始狀態(tài)，相關計數(shù)器48的值為0。在每次采樣后的第5個系統(tǒng)時鐘，讀取相 關判斷的結果，如果相關，則相關計數(shù)器48加1并進入狀態(tài)二；如果不相關，則停留在狀 態(tài)一。狀態(tài)二稱為前相關狀態(tài)，相關計數(shù)器48的值大于0又小于4 (相關閾值)。在每次 采樣后的第5個系統(tǒng)時鐘，讀取相關判斷的結果，如果相關，則相關計數(shù)器48加1，這時 再査看相關計數(shù)器48的值，若為4則進入狀態(tài)三，反之則停留在狀態(tài)二；如果相關判斷得 到的結果為不相關，則返回狀態(tài)一，同時將相關計數(shù)器48清零。狀態(tài)三稱為準相關狀態(tài)， 相關計數(shù)器48的值大于等于4。在每次采樣后的第5個系統(tǒng)時鐘，讀取相關判斷的結果， 如果相關，則相關計數(shù)器48加1;如果不相關，則輸出一個相關峰，然后返回狀態(tài)一，同 時將相關計數(shù)器48清零。在這里相關計數(shù)器48還具有自動糾錯的能力，若相關計數(shù)器48 的值等于8而相關判斷依然輸出相關，則自動停止相關計數(shù)，輸出一個相關峰，返回狀態(tài) 一，同時將相關計數(shù)器48清零，置出錯標志位error。
權利要求
1、一種基于FPGA實時可配置的數(shù)字相關器，包括高速ADC、數(shù)據(jù)格式轉(zhuǎn)換電路、數(shù)字信號處理器、數(shù)字相關電路；其特征在于，所述高速ADC的輸出端與數(shù)據(jù)格式轉(zhuǎn)換電路的輸入端相連，數(shù)據(jù)格式轉(zhuǎn)換電路的輸出端與數(shù)字相關電路的輸入端RXD相連，DSP的使能信號輸出端與數(shù)字相關電路的使能信號輸入端相連，DSP的地址總線與數(shù)字相關電路的地址總線相連，DSP的數(shù)據(jù)總線與數(shù)字相關電路的數(shù)據(jù)總線相連，數(shù)字相關電路的輸出端與外部電路相連接；所述的高速ADC接收經(jīng)鑒頻解調(diào)后的模擬信號，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，并把轉(zhuǎn)換后的數(shù)字信號送到數(shù)據(jù)格式轉(zhuǎn)換電路；所述的數(shù)據(jù)格式轉(zhuǎn)換電路包括判決單元和數(shù)據(jù)緩存單元，先運用判決單元將ADC量化后的多位數(shù)據(jù)轉(zhuǎn)換成一位數(shù)據(jù)，再經(jīng)過數(shù)據(jù)緩存單元把數(shù)據(jù)速率降為基帶信號的速率，并送入數(shù)字相關電路；所述的DSP通過總線給數(shù)字相關電路傳送相關碼；所述數(shù)字相關電路利用FPGA實現(xiàn)，把DSP送來的相關碼和從數(shù)據(jù)格式轉(zhuǎn)換電路得到的數(shù)據(jù)進行相關運算，輸出相關峰，再通過相關峰來修正跳信號，實現(xiàn)跳頻初同步。
2、 根據(jù)權利要求1所述的基于FPGA實時可配置的數(shù)字相關器，其特征在于所述的 FPGA為Spartan3系列的xc3sl000型FPGA。
3、 根據(jù)權利要求1所述的基于FPGA實時可配置的數(shù)字相關器，其特征在于所述的 數(shù)字相關電路和數(shù)據(jù)格式轉(zhuǎn)換電路運用同一塊FPGA來實現(xiàn)。
4、 根據(jù)權利要求1所述的基于FPGA實時可配置的數(shù)字相關器，其特征在于所述的 數(shù)字相關電路由接收數(shù)據(jù)模塊、相關處理模塊和跳信號生成電路組成；所述的接收數(shù)據(jù)模 塊按功能由接收選通電路、接收相關碼單元、采樣時鐘電路和采樣RXD單元組成；接收選 通電路根據(jù)對DSP控制信號的判斷來產(chǎn)生接收相關碼選通信號；接收相關碼單元為存儲相 關碼的RAM,兼容8位和16位數(shù)據(jù)總線；采樣時鐘電路根據(jù)對FPGA的配置來生成不同 速率的采樣時鐘，實現(xiàn)對RXD信號不同倍數(shù)的采樣；采樣RXD單元由w個移位寄存器組 成，n等于采樣倍數(shù)，移位寄存器的位數(shù)等于相關碼的寬度；所述的相關處理模塊按功能由比較器、計數(shù)電路、門限判決單元和相關計數(shù)器組成； 所述比較器根據(jù)每采樣一次RXD信號，對相關碼與接收到的RXD信號進行同或運算；計 數(shù)電路計算同或結果中'r的個數(shù)；門限判決單元對計數(shù)結果與正負門限值進行比較，判 斷是否相關，正負門限值可通過對FPGA進行配置來獲得相關計數(shù)器統(tǒng)計每位RXD信號 相關的次數(shù)，超過相關閾值便輸出相關峰，相關閾值可通過對FPGA的配置設置為不同的 值。
5、根據(jù)權利要求1所述的基于FPGA實時可配置的數(shù)字相關器，其特征在于所述的 高速ADC是指采樣速率在60M印s以上的ADC，通過欠采樣的方式對接收數(shù)據(jù)的進行采集。
全文摘要
本發(fā)明公開了一種基于FPGA實時可配置的數(shù)字相關器，包括高速ADC、數(shù)據(jù)格式轉(zhuǎn)換電路、數(shù)字信號處理器和數(shù)字相關電路；高速ADC接收經(jīng)鑒頻解調(diào)后的模擬信號，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號，并把轉(zhuǎn)換后的數(shù)字信號送到數(shù)據(jù)格式轉(zhuǎn)換電路；數(shù)據(jù)格式轉(zhuǎn)換電路運用判決單元將ADC量化后的多位數(shù)據(jù)轉(zhuǎn)換成一位數(shù)據(jù)，再經(jīng)過數(shù)據(jù)緩存單元把數(shù)據(jù)速率降為基帶信號的速率，并送入數(shù)字相關電路；數(shù)字相關電路利用FPGA實現(xiàn)，把DSP送來的相關碼和從數(shù)據(jù)格式轉(zhuǎn)換電路得到的數(shù)據(jù)進行相關運算，輸出相關峰，通過相關峰來修正跳信號，實現(xiàn)跳頻初同步。本發(fā)明對接收到的每位RXD信號進行了多次相關判斷，不會出現(xiàn)漏相關和誤相關，增強了相關器的可靠性。
文檔編號H04B1/69GK101534183SQ200910038540
公開日2009年9月16日 申請日期2009年4月10日 優(yōu)先權日2009年4月10日
發(fā)明者馮久超, 徐潤博 申請人:華南理工大學