專利名稱：一種并行幀同步的擾碼裝置及其解擾碼裝置的制作方法
技術領域：
本發(fā)明涉及通訊協(xié)議中的幀同步擾碼技術及解擾碼技術的實現(xiàn)，尤其涉及一種同步數(shù)字傳輸體系(SDH)/光纖同步網(wǎng)絡(SONET)中并行幀同步的擾碼 裝置及其解擾碼裝置。
背景技術：
在數(shù)字通信中，接收端利用線路上的1/0變化，通過鎖相環(huán)進行線路的接 收時鐘恢復，實現(xiàn)比特同步，并通過幀標志來傳遞同步信息，從而實現(xiàn)幀同步， 進而字節(jié)同步。只有實現(xiàn)了比特同步和幀同步，接收端才能正確提取出有效的 用戶數(shù)據(jù)。通信過程中需要傳遞的用戶信息是千變萬化的，如果用戶數(shù)據(jù)含有 過長的連0或者連1的序列，將可能使接收鎖相環(huán)失鎖而進入保持狀態(tài)，時鐘 質量下降，導致數(shù)據(jù)恢復時會出現(xiàn)誤碼乃至錯誤的問題；如果用戶數(shù)據(jù)中含有 與幀標志相同的信息，可能在初始化時使接收幀同步狀態(tài)機i^v錯誤狀態(tài)或者 反復振蕩，存在無法進行正確的幀同步的問題。擾碼是數(shù)字通信中常使用的技術，其目的是使在數(shù)字線路上傳送的數(shù)據(jù)具 有隨機化特性，從而能有效地避免上述問題。隨機化的線路數(shù)據(jù)，既可以保證 線路上有足夠的1/0變化來恢復時鐘，又可盡量避免用戶信息域中包含幀標志。 擾碼實現(xiàn)都是將偽隨機序列與需要傳送的信息進行線形運算，產(chǎn)生擾碼后數(shù)據(jù)， 也就是利用偽隨機序列發(fā)生器產(chǎn)生輸出線路數(shù)據(jù)隨機化的效果；接收端利用相 同的偽隨機序列進行相反運算，就可以恢復出原有數(shù)據(jù)，即解擾的過程。擾碼 可以用軟件或者硬件實現(xiàn)。但由于擾碼要求實時進行，對于較高速鏈路，擾碼 和解擾一般采用硬件電路實現(xiàn)。其中，偽隨機序列通常由偽隨機碼(M)序列構成。所謂偽隨機序列指根據(jù)某種計算函數(shù)經(jīng)過算術運算所產(chǎn)生的一串數(shù)，這串數(shù)為接近隨機ib^列的 一串數(shù)。在擾碼/解擾系統(tǒng)中通常由偽隨機序列產(chǎn)生二進制序列，來進行擾碼/ 解擾計算。幀同步擾碼，在發(fā)送端，將發(fā)送數(shù)據(jù)信息與一個M序列異或，保證擾碼后 的發(fā)送序列l(wèi)和0隨機變化。在接收端，在相同位置開始，用同樣的M序列對 接收信息碼流進行相反計算，恢復出原始信息碼流。幀同步擾碼需要傳遞M序 列的狀態(tài)信息，傳輸領域SDH系統(tǒng)使用A1A2作為幀同步圖案，也稱為定幀字 節(jié)，來實現(xiàn)收發(fā)雙方的幀同步。同時，該同步信號也被用作自同步擾碼/解擾電 路的同步信息，在幀頭處，擾碼電路和解擾碼電路都置位為1,返回初始值為 全l的初始狀態(tài)，并在相同的位置開始擾碼，JU^笫1行段開銷后開始擾碼， 以保證發(fā)送端和接收端雙方的同步。由于技術的進步，數(shù)據(jù)傳輸速率得以成倍提高，而采用現(xiàn)有的串行方式擾 碼與解擾處理需要工作于數(shù)據(jù)傳輸?shù)木€速度上，以目前的SDH傳輸系統(tǒng)普遍采 用的2.5G的STM-16、 10G的STM-64、甚至40G的STM-256的工作速率為例， 這就要求擾碼器的串行工作速率最高要達到40Gbp/s,這在串行方式上進行是 非常困難的。因此，必須利用并行擾碼/解擾電路，通過擴展位寬降低了工作頻 率，使得擾碼與解擾用器用低速電路即可實現(xiàn)。其中，STM是Synchronous Transport Module的縮寫，是一種同步傳輸模塊，STM-16、 STM-64、 STM-256 分別表示不同型號的同步傳輸^^莫塊。采用現(xiàn)有并行擾碼/解擾電路，首先是把擾碼公式用串行電路方式表現(xiàn)出 來，然后把并行比特流分解為各個單比特串行擾碼的疊加，利用矩陣法或者直 接進行迭代計算來獲得并行擾碼/解擾的電路結構。對于不同的并行輸入位寬， 需要分別進行計算來獲得相應的并行擾碼/解擾的電路結構。在并行位寬變大以 后，如256位以上，需要繁瑣的迭代推導和很長的組合邏輯鏈路，這導致電路 的延遲很大，有可能達不到并行信號的要求的處理頻率，不適合40G以上的高 速電路。其中，并行比特流是一種并行數(shù)據(jù)，并行數(shù)據(jù)區(qū)別于串行數(shù)椐，所謂串行數(shù)據(jù)指按照單比特處理的數(shù)據(jù)；所謂并行數(shù)據(jù)指按照多比特處理的數(shù)據(jù)。 通信線路上傳遞的都是串行數(shù)據(jù)，但是在芯片處理的時候，都是在串行數(shù)據(jù)中 截取連續(xù)的n個比特進行處理，也就是說，把串行數(shù)據(jù)變成n位的并行數(shù)據(jù)。 現(xiàn)有的串并/并串轉換就是指這里的含義。綜上所述，采用現(xiàn)有并行擾碼/解擾電路存在的缺點是 一方面，對于不同 的并行數(shù)據(jù)輸入位寬，需要分別設計相對應的并行擾碼/解擾的電路結構，普適 范圍小，不具備通用性，從而不利于推廣使用；另一方面，未預先設置好的M 序列需要與并行數(shù)據(jù)作即時運算，并行數(shù)據(jù)的輸入位寬越大，作即時運算所采 用的迭代就越復雜，這種迭代的即時運算的計算復雜度很高，導致運算速度慢， 從而導致并行擾碼/解擾電路的工作效率和處理頻率低下。發(fā)明內容有鑒于此，本發(fā)明的主要目的在于提供一種并行幀同步的擾碼裝置及其解 擾碼裝置，能分別實現(xiàn)擾碼和解碼，不僅適應于各種輸入位寬的并行數(shù)據(jù)，具 備通用性，利用推廣；而且降低了計算復雜度，提高了該擾碼裝置及其解擾碼 裝置的工作效率和處理頻率。為達到上述目的，本發(fā)明的技術方案是這樣實現(xiàn)的一種并行幀同步的擾碼裝置，該裝置包括存儲單元、控制單元、異或單 元；其中，控制單元，用于對存儲單元中的偽隨機序列進行順序讀取，并獲取偽隨機 序列中與并行數(shù)據(jù)相對應的內容；存儲單元，用于存儲預先設置的所述偽隨機序列，將所述偽隨機序列中與 并行數(shù)據(jù)相對應的內M入異或單元；異或單元，用于將順序輸入的所述并行數(shù)據(jù)，依次與從存儲單元獲取的所 述偽隨機序列中與并行數(shù)據(jù)相對應的內容作異或處理后，輸出擾碼后的數(shù)據(jù)。其中，在所述并行數(shù)據(jù)的位寬為Q的狀態(tài)下，所述偽隨機序列中與并行數(shù) 據(jù)相對應的內容具體為偽隨機序列中與并行數(shù)據(jù)相對應的Q位內容；所述偽隨機序列的長度為TxQ,由Q位的偽隨機碼M序列所構成；其中， T為所述M序列的重復循環(huán)周期。其中，所述控制單元，進一步用于在幀同步信號的控制下，按照所述T進 行循環(huán)，依次獲取所述偽隨機序列中與并行數(shù)據(jù)相對應的所述Q位的M序列。其中，所述異或單元，進一步用于將順序輸入的所述并行數(shù)據(jù)，依次與所 述偽隨才幾序列中與并行數(shù)據(jù)相對應的所述Q位的M序列作異或處理，直至完 成對TxQ位的M序列的遍歷。其中，所迷控制單元具體為地址發(fā)生器；所述存儲單元具體為M序列發(fā)生器。一種并行幀同步的解擾碼裝置，該裝置包括存儲單元、控制單元、異或 單元；其中，控制單元，用于對存儲單元中的偽隨機序列進行順序讀取，并獲取偽隨機 序列中與擾碼后的數(shù)據(jù)相對應的內容；存儲單元，用于存儲預先設置的所述偽隨機序列，將所述偽隨機序列中與 擾碼后的數(shù)據(jù)相對應的內容輸入異或單元；異或單元，用于將順序輸入的所述擾碼后的數(shù)據(jù)，依次與從存儲單元獲取獲得的并行數(shù)據(jù)。其中，在所述擾碼后的數(shù)據(jù)的位寬為Q的狀態(tài)下，所述偽隨機序列中與擾 碼后的數(shù)據(jù)相對應的內容具體為偽隨機序列中與擾碼后的數(shù)據(jù)相對應的Q位 內容；所述偽隨機序列的長度為TxQ，由Q位的M序列所構成；其中，T為所 述M序列的重復循環(huán)周期。其中，所述控制單元，進一步用于在幀同步信號的控制下，按照所述T進 行循環(huán)，依次獲取所述偽隨機序列中與擾碼后的數(shù)據(jù)相對應的所述Q位的M序 列。其中，所述異或單元，進一步用于將順序輸入的所述擾碼后的數(shù)據(jù)，依次直至完成對TxQ位的M序列的遍歷。其中，所述控制單元具體為地址發(fā)生器；所述存儲單元具體為M序列發(fā)生器。本發(fā)明實現(xiàn)了并行幀同步的擾碼裝置及其解擾碼裝置，能分別實現(xiàn)擾碼和 解碼，就擾碼裝置而言，該裝置包括中的控制單元用于對存儲單元中的偽隨機 序列進行順序讀取，并獲取偽隨機序列中與并行數(shù)據(jù)相對應的內容；存儲單元 用于存儲預先設置的偽隨機序列，將偽隨機序列中與并行數(shù)據(jù)相對應的內容輸 入異或單元；異或單元用于將順序輸入的并行數(shù)據(jù)，依次與從存儲單元獲取的 偽隨機序列中與并行數(shù)據(jù)相對應的內容作異或處理后，輸出擾碼后的數(shù)據(jù)。就 與其對應的解擾碼裝置而言，解擾碼裝置中的控制單元對存儲單元中的偽隨才幾 序列進行順序讀取，并獲取偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容；異或 單元，用于將順序輸入的擾碼后的數(shù)據(jù)，依次與從存儲單元獲取的偽隨機序列 中與擾碼后的數(shù)據(jù)相對應的內容作異或處理后，輸出解擾后獲得的并行數(shù)據(jù)。采用本發(fā)明，能分別實現(xiàn)并行幀同步的擾碼和解碼，實現(xiàn)了任意位寬的并 行幀同步的擾碼/解擾，不僅適應于各種位寬的并行數(shù)據(jù)，具備通用性，利用推 廣；而且降低了計算復雜度，提高了該擾碼裝置及其解擾碼裝置的工作效率和 處理頻率。與現(xiàn)有并行擾碼/解擾電^4目比，其組合邏輯少，實現(xiàn)簡單，處理延 遲少，更適合大位寬和高速的并行擾碼與解擾碼。


圖1為本發(fā)明并行幀同步的擾碼裝置/解擾碼裝置的組成結構示意圖； 圖2為本發(fā)明并行幀同步的擾碼裝置/解擾碼裝置的一實施例的組成結構示 意圖；具體實施方式
本發(fā)明的基本思想是作為擾碼裝置使用時，并行數(shù)據(jù)輸入擾碼裝置后， 由控制單元從存儲單元中讀取偽隨機序列中與并行數(shù)據(jù)相對應的內容；然后在 異或單元中相異或，得到擾碼后的數(shù)據(jù)。而作為解擾裝置使用時，輸入的是擾 碼后的數(shù)據(jù)，控制單元從存儲單元中讀取出偽隨機序列中與擾碼后的數(shù)據(jù)相對 應的內容，與擾碼后的數(shù)據(jù)在異或單元中做異或處理，得到解擾后的并行數(shù)據(jù) 碼流。需要指出的是，作為擾碼裝置使用時從存儲單元中讀取偽隨機序列中與 并行數(shù)據(jù)相對應的內容，與作為解擾裝置使用時從存儲單元中讀取出偽隨機序 列中與擾碼后的數(shù)據(jù)相對應的內容，這兩部分內容是相同的。下面結合附圖對技術方案的實施作進一步的詳細描述。本發(fā)明作為擾碼裝置或解擾碼裝置使用時，都由異或單元、控制單元、存 儲單元這三個功能單元組成。不論是作為擾碼裝置或解擾碼裝置使用時，在存 儲單元中存儲的預先設置的偽隨機序列都是一樣的；在控制單元的控制下，從 存儲單元順序讀取的數(shù)據(jù)是相同的，也就是說，在異或單元中作異或處理時， 所用到的偽隨機序列中的一部分內容是相同的。不同之處在于，作為擾碼裝置 使用時，輸入異或單元的是并行數(shù)據(jù)，經(jīng)異或處理后輸出的是擾碼后的數(shù)據(jù)； 而作為解擾碼裝置使用時，輸入異或單元的是并行數(shù)據(jù)，經(jīng)異或處理后輸出的 是解擾碼后的并行數(shù)據(jù)碼流。這樣，本發(fā)明的解擾碼裝置，才能對經(jīng)擾碼裝置 處理輸出的擾碼后的數(shù)據(jù)作解擾碼處理，從而，經(jīng)解擾碼處理后，恢復出原先 輸入擾碼裝置的并行數(shù)據(jù)碼流。由于本發(fā)明作為擾碼裝置或解擾碼裝置使用時， 都由異或單元、控制單元、存儲單元這三個功能單元組成，因此，為了描述簡 便，都用圖1表示裝置的系統(tǒng)架構，并分別闡述作為不同裝置使用時各個單元 的具體實現(xiàn)。如圖l所示， 一種并行幀同步的擾碼裝置，該裝置包括存儲單元、控制 單元、異或單元。其中，控制單元用于對存儲單元中的偽隨機序列進行順序讀 取，并獲取偽隨機序列中與并行數(shù)據(jù)相對應的內容。存儲單元用于存儲預先設置的偽隨機序列，將偽隨機序列中與并行數(shù)據(jù)相對應的內容輸入異或單元。異 或單元，用于將順序輸入的并行數(shù)據(jù)，依次與從存儲單元獲取的偽隨機序列中 與并行數(shù)據(jù)相對應的內容作異或處理后，輸出擾碼后的數(shù)據(jù)。這里，在并行數(shù)據(jù)的位寬為Q的狀態(tài)下，偽隨機序列中與并行數(shù)據(jù)相對應 的內容具體為偽隨機序列中與并行數(shù)據(jù)相對應的Q位內容。偽隨機序列的長 度為TxQ,由Q位的M序列所構成；其中，T為M序列的重復循環(huán)周期。就 Q而言，Q的取值與串行數(shù)據(jù)的速率及芯片處理速度相關，比如可以為256比 特；就T而言，T的取值由M序列的特征方程式?jīng)Q定，當M序列的特征方程 式的最高階為r時，T-2M。需要指出的是以下涉及到的Q和T的取值也是 這里的含義，以下不作贅述?？梢姡捎诒景l(fā)明將預先算好的偽隨機序列事先保存在存儲單元中，以便 執(zhí)行異或處理時直接取用；而現(xiàn)有技術的偽隨機序列并未預先算好以及存儲， 是通過即時運算取用的。因此，采用本發(fā)明能降低計算復雜度，從而使本發(fā)明 的裝置處理簡單，處理效率高，可以適用于并行數(shù)據(jù)較大的位寬和更加高速的 裝置；而且不限定并行數(shù)據(jù)的位寬和M序列的特征方程式，通用性更好，能適 應于多種通信協(xié)議。上述控制單元進一步用于在幀同步信號的控制下，按照T進行循環(huán)，依次 獲取偽隨機序列中與并行數(shù)據(jù)相對應的該Q位的M序列。上述異或單元進一步用于將順序輸入的并行數(shù)據(jù)，依次與偽隨機序列中與 并行數(shù)據(jù)相對應的該Q位的M序列作異或處理，直至完成對T x Q位的M序 列的遍歷，輸出擾碼后的數(shù)據(jù)。這里，控制單元具體為地址發(fā)生器；存儲單元具體為M序列發(fā)生器。一種并^f亍幀同步的解擾碼裝置，該裝置包括存儲單元、控制單元、異或 單元。其中，控制單元用于對存儲單元中的偽隨機序列進行順序讀取，并獲取 偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容。存儲單元，用于存儲預先設置的 偽隨機序列，將偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容輸入異或單元。異 或單元用于將順序輸入的擾碼后的數(shù)據(jù)，依次與從存儲單元獲取的偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容作異或處理后，輸出解擾后獲得的并行數(shù)據(jù)。這里需要指出的是，作為擾碼裝置使用時從存儲單元中讀取偽隨機序列中 與并行數(shù)據(jù)相對應的內容，與作為解擾裝置使用時從存儲單元中讀取出偽隨機 序列中與擾碼后的數(shù)據(jù)相對應的內容，這兩部分內容是相同的，這樣，本發(fā)明 的解擾碼裝置，才能對經(jīng)擾碼裝置處理輸出的擾碼后的數(shù)據(jù)作解擾碼處理，從 而，經(jīng)解擾碼處理后，恢復出原先輸入擾碼裝置的并行數(shù)據(jù)碼流。這里，在擾碼后的數(shù)據(jù)的位寬為Q的狀態(tài)下，偽隨機序列中與拔碼后的數(shù) 據(jù)相對應的內容具體為偽隨機序列中與擾碼后的數(shù)據(jù)相對應的Q位內容。偽 隨機序列的長度為TxQ,由Q位的M序列所構成；其中，T為M序列的重復 循環(huán)周期。這里，控制單元進一步用于在幀同步信號的控制下，按照T進行循環(huán)，依 次獲取偽隨機序列中與擾碼后的數(shù)據(jù)相對應的該Q位的M序列。這里，異或單元，進一步用于將順序輸入的擾碼后的數(shù)據(jù)，依次與偽隨機 序列中與擾碼后的數(shù)據(jù)相對應的所述Q位的M序列作異或處理，直至完成對T xQ位的M序列的遍歷，輸出解M獲得的并行數(shù)據(jù)。這里，控制單元具體為地址發(fā)生器；存儲單元具體為M序列發(fā)生器。以上，本發(fā)明作為擾碼裝置或解擾碼裝置使用時涉及到的地址發(fā)生器和M 序列發(fā)生器如圖2所示。綜上所述，本發(fā)明包括以下內容本發(fā)明采用技術方案的原理為M序列是一種周期序列，對于最高r階的 擾碼電路來說，重復周期為2M，即此時上述T-2^1。以SDH/SONET系統(tǒng)的擾碼/解擾為例，擾碼的特征多項式是Z + + 1 ,也就是使用了 27-1即127 位周期的偽隨機序列。幀同步擾碼的本質也就是按照數(shù)據(jù)比特傳輸?shù)捻樞颍?個數(shù)據(jù)比特與M序列發(fā)生器輸出比特進行異或，然后在通信線路上進行傳遞。 解擾電路也是按照相應的順序，將擾碼后的數(shù)據(jù)比特與相同的M序列發(fā)生器輸 出比特進行異或，以求出原始的數(shù)據(jù)比特流。在每個幀同步點時，M序列線性移位寄存器將賦予初始值， 一般都是賦予全1值。設輸入的并行數(shù)據(jù)D的位寬為Q， M序列的重復周期為T，每一個完整的 M序列為M[O，T-l]。則必定存在著一個R序列，其長度為TxQ，內容為Q個 M序列合并而成，也就是R
={M
0， M
b M
2, M
q-! }對于Q位寬的并行擾碼來說，順序輸入的Q位數(shù)據(jù)比特依次與R序列中 的相應的Q位內容進行異或處理，也就是DoAR
， D,R[Q，2Q-1]， D2AR[2Q，3Q-1]， ......， Dr-iAR[(T-l)Q，TQ-l],到R序列中所有內容都遍歷一遍，就完成了一個大的擾碼周期。接下來的擾碼處理就是重復以上過程，直至完成 當前幀的擾碼工作。解擾過程和擾碼過程在處理方式是完全一樣。本發(fā)明設計的并行幀同步擾碼裝置/解擾碼裝置是基于上述理論原理實現(xiàn) 的，如圖l所示，由控制單元，存儲單元，異或單元三個單元組成，如圖l所 示。需要幀同步擾碼的時候，并行數(shù)據(jù)輸入擾碼裝置后，由控制單元從存儲單 元中取出相應的M序列的一部分內容，然后在異或單元中相異或，得到擾碼后 的數(shù)據(jù)。而作為解擾碼裝置使用的時候，輸入是擾碼后的數(shù)據(jù)，控制單元從存 儲單元中取出同樣的一部分M序列與擾碼后的數(shù)據(jù)在異或單元中^L異或處理， 得到解擾后的并行數(shù)據(jù)碼流。本發(fā)明的并行幀同步擾碼裝置/解擾碼裝置不限制 輸入并行數(shù)據(jù)的位寬和M序列的特征方程式，對于更高的位寬和更長的擾碼序 列，只是增加控制單元和存儲單元的容量與復雜度。采用本發(fā)明，能夠在較低 速率下實現(xiàn)擾碼和解擾功能，適用于SDH/SONET傳輸系統(tǒng)和其它釆用幀同步 擾碼方案的通信系統(tǒng)。圖1中的控制單元可以具體為地址發(fā)生器，存儲單元可以具體為M序列發(fā) 生器，如圖2所示，此時設并行數(shù)據(jù)位寬q, M的特征方程式最高階為r。地址 發(fā)生器輸出的有效地址線為r根，控制的地址范圍為l-2r-l。在幀同步信號的指 引下，控制輸出的地址為l地址，然后按照輸入時鐘的節(jié)拍，在每一個有效的 數(shù)據(jù)時4美開始新一幀的地址累加處理。M序列發(fā)生器一般由RAM或者ROM實現(xiàn)，有 效數(shù)據(jù)空間為qx2f-l比特。M序列按照偽隨機碼產(chǎn)生的比特順序，從M1比特 開始到M2r-l比特，依次進行填充， 一共填充了 q個2M長度的M序列。控制 器輸出的每一個地址對應的范圍為q比特，個地址空間對應的大小正好為 2Mxq,對應完整的q個2f-l長度的M序列。按照地址發(fā)生器輸出的地址，M 序列發(fā)生器從該索引地址中取出有效的M序列內容，與輸入的并行數(shù)據(jù)/加擾 后的數(shù)據(jù)進行異或處理，就得到了有效的加擾后的數(shù)據(jù)/解擾后恢復出的并行數(shù) 據(jù)。實施例下面結合圖3,僅以256比特位寬的SDHSTM-256信號并行幀同步擾裝置 為設計實例進行描述，但所有的方案都適用于其它位寬的并行幀同步擾碼裝置。 系統(tǒng)工作在155.52MHz時鐘頻率下，以256位并行寬度實現(xiàn)加擾功能。M序列發(fā)生器由ROM構成，由于SDH擾碼的特征多項式是x7 + + 1 ,使 用了 27-1即127位周期的偽隨機序列，因此其容量為(27- 1 x 256)比特，27-1即存儲空間的深度；256即存儲空間的寬度，里面存有256個127位偽隨機序 列的內容。需要指出的是圖3中M表示整個127位偽隨機序列，ml， m2... 表示偽隨機序列相對應比特位置的內容。圖3中，解串器完成時鐘恢復、同步捕獲、串/并轉換，輸出字寬為256位 的并行數(shù)據(jù)、同步時鐘(CLK)。解幀器通過檢測信號中的A1A2定幀字節(jié)， 產(chǎn)生STM-256幀結構中第一個256位字對齊的幀同步指示信號和幀同步以后 的256位并行數(shù)據(jù)。地址發(fā)生器計算SDH幀結構中的行列地址，并沖艮據(jù)行列 地址得出擾碼的ROM表地址。當幀同步指示出現(xiàn)時，行地址和列地址指向幀 結構的初始位置，列地址在同步指示的驅動下逐次加1，當列地址>270 x 256/8-1=8639時，列地址指向幀結構的第1列，同時行地址加1 ，當行地址> 8且歹'J 地址>8639時，4亍地址和列地址再次指向幀結構的起始位置。另一方面，幀同 步指示出現(xiàn)時，ROM表地址指向地址0 ，由于STM-N段開銷的第1行的9 xN個字節(jié)是不擾碼的，當行地址為0且列地址>9>< 256/8- 1=287時，ROM表 地址開始從地址ADDROxOO到ADDR0x7E周期性地遍歷整個ROM,同時輸出 相應地址ROM存放的M序列內容與256位并行數(shù)據(jù)進行異或得到經(jīng)過擾碼后 的STM-256數(shù)據(jù)幀，直到行地址>8且列地址>8639,查找表地址重新指向地 址0。這樣就完成了整個幀的擾碼過程，解擾碼過程與上述擾碼類似。以上所述，僅為本發(fā)明的較佳實施例而已，并非用于限定本發(fā)明的保護范圍。
權利要求
1、一種并行幀同步的擾碼裝置，其特征在于，該裝置包括存儲單元、控制單元、異或單元；其中，控制單元，用于對存儲單元中的偽隨機序列進行順序讀取，并獲取偽隨機序列中與并行數(shù)據(jù)相對應的內容；存儲單元，用于存儲預先設置的所述偽隨機序列，將所述偽隨機序列中與并行數(shù)據(jù)相對應的內容輸入異或單元；異或單元，用于將順序輸入的所述并行數(shù)據(jù)，依次與從存儲單元獲取的所述偽隨機序列中與并行數(shù)據(jù)相對應的內容作異或處理后，輸出擾碼后的數(shù)據(jù)。
2、 根據(jù)權利要求l所述的擾碼裝置，其特征在于，在所述并行數(shù)據(jù)的位寬 為Q的狀態(tài)下，所述偽隨機序列中與并行數(shù)據(jù)相對應的內容具體為偽隨機序 列中與并行數(shù)據(jù)相對應的Q位內容；所述偽隨機序列的長度為TxQ,由Q位的偽隨機碼M序列所構成；其中， T為所述M序列的重復循環(huán)周期。
3、 根據(jù)權利要求2所述的擾碼裝置，其特征在于，所述控制單元，進一步 用于在幀同步信號的控制下，按照所述T進行循環(huán)，依次獲取所述偽隨機序列 中與并行數(shù)據(jù)相對應的所述Q位的M序列。
4、 根據(jù)權利要求2所述的擾碼裝置，其特征在于，所述異或單元，進一步 用于將順序輸入的所述并行數(shù)據(jù)，依次與所述偽隨機序列中與并行數(shù)據(jù)相對應 的所述Q位的M序列作異或處理，直至完成對TxQ位的M序列的遍歷。
5、 根據(jù)權利要求3或4所述的擾碼裝置，其特征在于，所述控制單元具體 為地址發(fā)生器；所述存儲單元具體為M序列發(fā)生器。
6、 一種并行幀同步的解擾碼裝置，其特征在于，該裝置包括存儲單元、 控制單元、異或單元；其中，控制單元，用于對存儲單元中的偽隨機序列進行順序讀取，并獲取偽隨機 序列中與擾碼后的數(shù)據(jù)相對應的內容；存儲單元，用于存儲預先設置的所述偽隨機序列，將所述偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容輸入異或單元；異或單元，用于將順序輸入的所述擾碼后的數(shù)據(jù)，依次與從存儲單元獲取獲得的并行數(shù)據(jù)。
7、 根據(jù)權利要求6所述的解擾碼裝置，其特征在于，在所述擾碼后的數(shù)據(jù) 的位寬為Q的狀態(tài)下，所述偽隨機序列中與擾碼后的翁:據(jù)相對應的內容具體為 偽隨機序列中與擾碼后的數(shù)據(jù)相對應的Q位內容；所述偽隨機序列的長度為TxQ,由Q位的M序列所構成；其中，T為所述M序列的重復循環(huán)周期。
8、 根據(jù)權利要求7所述的解擾碼裝置，其特征在于，所述控制單元，進一 步用于在幀同步信號的控制下，按照所述T進行循環(huán)，依次獲取所述偽隨機序 列中與擾碼后的數(shù)據(jù)相對應的所述Q位的M序列。
9、 根據(jù)權利要求7所述的解擾碼裝置，其特征在于，所述異或單元，進一 步用于將順序輸入的所述擾碼后的數(shù)據(jù)，依次與所述偽隨機序列中與擾碼后的 數(shù)據(jù)相對應的所述Q位的M序列作異或處理，直至完成對TxQ位的M序列 的遍歷。
10、 根據(jù)權利要求8或9所述的解擾碼裝置，其特征在于，所述控制單元 具體為地址發(fā)生器；所述存儲單元具體為M序列發(fā)生器。
全文摘要
一種并行幀同步的擾碼裝置，該裝置包括中，控制單元用于對存儲單元中的偽隨機序列進行順序讀取，并獲取偽隨機序列中與并行數(shù)據(jù)相對應的內容；存儲單元用于存儲預先設置的偽隨機序列，將偽隨機序列中與并行數(shù)據(jù)相對應的內容輸入異或單元；異或單元用于將順序輸入的并行數(shù)據(jù)，依次與從存儲單元獲取的偽隨機序列中與并行數(shù)據(jù)相對應的內容作異或處理后，輸出擾碼后的數(shù)據(jù)。一種并行幀同步的解擾碼裝置，該裝置中，異或單元用于將順序輸入的擾碼后的數(shù)據(jù)，依次與偽隨機序列中與擾碼后的數(shù)據(jù)相對應的內容作異或處理后，輸出解擾后獲得的并行數(shù)據(jù)。采用本發(fā)明的擾碼裝置及其解擾碼裝置，能分別實現(xiàn)擾碼和解碼，降低了計算復雜度。
文檔編號H04L7/00GK101610122SQ20091008850
公開日2009年12月23日 申請日期2009年7月3日 優(yōu)先權日2009年7月3日
發(fā)明者時立峰, 郭從堯 申請人:中興通訊股份有限公司