專利名稱：多天線接收機中用于緩存數(shù)據(jù)的方法及相應(yīng)器件和接收機的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及無線接收機，尤其涉及多天線接收機。
背景技術(shù)：
基于多天線的數(shù)據(jù)接收的并行性，多天線接收機需要對多天線接收的數(shù)據(jù)進(jìn)行處 理。而由于處理資源的稀缺，多天線接收的數(shù)據(jù)一般會存儲在緩存器中，接收機逐個將各個 天線所接收的數(shù)據(jù)從緩存器中讀出，繼而進(jìn)行處理。圖1示出了一臺現(xiàn)有的基于OFDM的 MIMO接收機的框圖，該接收機基于乒乓緩存(Ping Pang Buff)機制對來自四根天線的數(shù)據(jù) 進(jìn)行緩存和讀取。具體的，該接收機具有一塊乒緩存器(Ping Buff)和一塊乓緩存器(Pang Buff) 0在第一個幀(在OFDM中為一個OFDM符號)中，四根天線接收的并行數(shù)據(jù)分別經(jīng)過 7. 5KHz的頻移處理后，分別被存入乒緩存器。在接收完畢后，接收機從乒緩存器中分別讀取 各根天線所接收的第一幀的數(shù)據(jù)，提供給FFT模塊進(jìn)行處理，并生成相應(yīng)的第一幀。與此同 時，第二幀開始，四根天線接收到第二幀的數(shù)據(jù)。而由于乒緩存器中始終存在尚未讀取的第 一幀的數(shù)據(jù)，因而接收機將四根天線接收的第二幀的數(shù)據(jù)分別存入乓緩存器中，在接收完 畢后，接收機從乓緩存器中分別讀取各根天線所接收的第二幀的數(shù)據(jù)，提供給FFT模塊進(jìn) 行處理，并生成相應(yīng)的第二幀。兩個緩存器交替著存儲連續(xù)幀，兩個緩存器的存儲空間大小 都和一幀的數(shù)據(jù)量相同?，F(xiàn)有技術(shù)的缺點在于需要較多的存儲資源，并且需要較多的邏輯資源控制在緩存 器中存儲和讀取數(shù)據(jù)。隨著接收機天線數(shù)量的增多，乒乓緩存機制所需的緩存器的空間以 天線增長數(shù)量的兩倍的比率增長。這使得在一塊FPGA的芯片中實現(xiàn)存儲空間滿足要求的 緩存器十分地困難。

發(fā)明內(nèi)容
在現(xiàn)有技術(shù)中，乒緩存器或乓緩存器中隨時都有可用的緩存單元。因此，如果可以 僅使用一塊緩存器，同時存儲正在被讀出的前一幀的數(shù)據(jù)和正在被接收的后一幀的數(shù)據(jù)， 那么可以在一定程度上減少多天線接收機所需的緩存器空間，降低成本，更易于產(chǎn)業(yè)應(yīng)用。 但是，目前本領(lǐng)域內(nèi)還沒有實現(xiàn)在同一塊緩存器中緩存兩幀數(shù)據(jù)，并且能夠連續(xù)工作的存 儲方案。這是因為本領(lǐng)域內(nèi)沒有研究出可以滿足實際應(yīng)用的存儲規(guī)則，在緩存器中實現(xiàn)較 少的、循環(huán)的存儲狀態(tài)，因而需要大量的邏輯資源來控制在緩存器中讀取和存儲數(shù)據(jù)，這使 得接收機的成本增加，不利于產(chǎn)業(yè)應(yīng)用?？梢?，降低多天線接收機對用于緩存多天線接收的數(shù)據(jù)的緩存器的存儲空間的要 求，并且減少存儲狀態(tài)，便于邏輯控制是十分有利的。對此，根據(jù)本發(fā)明的第一個方面，提供了一種在多天線接收機中用于緩存來自多 天線的數(shù)據(jù)的方法，所述多天線分別接收該幀的各部分?jǐn)?shù)據(jù)，該接收機包括一緩存器，其 中，該方法包括如下步驟i.將所述多天線在第一幀的最后一個部分之前的部分的數(shù)據(jù)按 第一預(yù)定規(guī)則存儲在所述緩存器中；ii.在所述多天線接收到所述第一幀的最后一個部分的數(shù)據(jù)后，輸出所述多天線中的第一天線所接收的所述第一幀的完整的數(shù)據(jù)，并將其他天 線所接收的數(shù)據(jù)按第一預(yù)定規(guī)則存儲在所述緩存器中；iii.按一定天線順序分別輸出所 述多天線中除第一天線之外的其他天線所接收的所述第一幀的完整的數(shù)據(jù)，并且，在所述 多天線接收第二幀的數(shù)據(jù)后，將所接收所述第二幀的最后一個部分之前的部分的數(shù)據(jù)按第 二預(yù)定規(guī)則存儲在所述緩存器中；對于所述第二幀，基于所述第二預(yù)定規(guī)則重復(fù)所述步驟 和所述步驟iii，并且對于之后至少一幀，交替地使用所述第一預(yù)定規(guī)則重復(fù)所述步驟 iii和所述步驟ii，或使用所述第二預(yù)定規(guī)則重復(fù)所述步驟iii和所述步驟ii ；其中，所述 步驟ii和iii中輸出數(shù)據(jù)的速率大于存儲數(shù)據(jù)的速率。根據(jù)本發(fā)明的第二個方面，提供了一種在多天線OFDM接收機中用于控制緩存來 自多天線的數(shù)據(jù)的控制器件，所述接收機包括一緩存器，其特征在于，該控制器件被配置為 執(zhí)行根據(jù)本發(fā)明第一個方面的方法，并包括如下部件寫地址產(chǎn)生模塊，用于按照所述規(guī)則 a和所述規(guī)則b，產(chǎn)生在緩存器中存儲所述多天線在各接收時刻所接收的數(shù)據(jù)的存儲地址； 讀地址產(chǎn)生模塊，用于按照所述規(guī)則a和所述規(guī)則b，產(chǎn)生從緩存器中按天線讀取各天線所 接收的數(shù)據(jù)的讀取地址，該讀取地址與該數(shù)據(jù)被存儲的存儲地址相對應(yīng)。根據(jù)本發(fā)明的第三個方面，提供了一種多天線OFDM接收機，包括如下部件并串 轉(zhuǎn)換模塊，與多天線相連，用于將所述多天線并行接收的數(shù)據(jù)轉(zhuǎn)換為串行的數(shù)據(jù)；緩存器， 用于存儲所述多天線接收的數(shù)據(jù)；根據(jù)本發(fā)明第二個方面的控制器件，用于控制將所述多 天線接收的數(shù)據(jù)按照所述預(yù)定規(guī)則存儲在所述緩存器中，和控制按天線分別輸出各天線接 收的數(shù)據(jù)；頻移模塊，用于對輸出的各天線分別接收的數(shù)據(jù)進(jìn)行頻移；快速傅立葉變換模 塊，用于對經(jīng)過頻移的各天線分別接收的數(shù)據(jù)進(jìn)行快速傅立葉變換；幀生成模塊，用于將經(jīng) 快速傅立葉變換的各天線分別接收的數(shù)據(jù)合并為幀。本發(fā)明的以上幾個方面使用兩種預(yù)定規(guī)則分別將連續(xù)的兩幀存儲在一個緩存器 中，并使用相應(yīng)的兩種讀取方式分別進(jìn)行讀取，減少了多天線接收機所需要的緩存器大小。 并且，接收機只需要使用兩種預(yù)定規(guī)則進(jìn)行數(shù)據(jù)存儲和讀出，緩存器也只具有數(shù)個存儲狀 態(tài)，十分便于邏輯控制。在一個優(yōu)選的實施方式中，所述第一預(yù)定規(guī)則和所述第二預(yù)定規(guī)則分別為以下兩 規(guī)則中的一個和另一個a.在所述緩存器的緩存單元中，對各個接收時刻分別確定一緩存 塊，各緩存塊依接收時刻順序連續(xù)排列，并且，各緩存塊中按輸出天線順序連續(xù)地存儲所述 多個天線在該接收時刻所接收的數(shù)據(jù)；b.在所述緩存器的緩存單元中，對各天線分別確定 一緩存塊，各緩存塊依輸出天線順序連續(xù)排列，并且，各緩存塊中依接收時刻順序連續(xù)存儲 同一天線所接收的數(shù)據(jù)；其中，所述規(guī)則a中的各緩存塊和所述規(guī)則b中的各緩存塊在所述 緩存器中分別具有一一對應(yīng)的起始地址和終止地址。本優(yōu)選的實施方式進(jìn)一步減少了多天 線接收機所需要的緩存器大小，并且規(guī)則a和規(guī)則b十分簡易，便于邏輯控制。本發(fā)明的以上特性及其他特性將在下文中的實施例部分進(jìn)行明確地闡述。


通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細(xì)描述，本發(fā)明的以上 及其它特征、目的和優(yōu)點將會變得更加明顯圖1是現(xiàn)有技術(shù)中基于OFDM的MIMO接收機的框圖2是根據(jù)本發(fā)明的，基于OFDM的MIMO接收機的框圖；圖3是根據(jù)本發(fā)明的，緩存器中緩存的數(shù)據(jù)的時序圖；圖4是根據(jù)本發(fā)明的，緩存器控制的狀態(tài)機的示意圖。附圖中，相同或者相似的附圖標(biāo)識代表相同或者相似的部件。
具體實施例方式本實施例將以本發(fā)明在MIMO OFDM接收機中的應(yīng)用為例，對本發(fā)明的發(fā)明構(gòu)思進(jìn) 行說明。圖2示出了根據(jù)本發(fā)明的MIMO OFDM接收機的框圖。其中，該接收機裝有對應(yīng)于 一個扇區(qū)(Sector)的四根ΜΙΜΟ天線(圖中未示出)。該接收機包括CP (循環(huán)前綴)去除 模塊、并串轉(zhuǎn)換模塊、緩存器、控制器件、頻移模塊、快速傅立葉變換(FFT)模塊和幀生成模 塊。其中控制器件包括控制器，寫地址產(chǎn)生模塊和讀地址產(chǎn)生模塊。在本實施例中，一幀(在OFDM中為一個OFDM符號)包括20482048個數(shù)據(jù)單元。 接收機首先對第一幀的數(shù)據(jù)進(jìn)行緩存。四根天線接收的數(shù)據(jù)速率為30. 72MHz。本實施例將 一幀平均分為四個部分，每個部分包括512個數(shù)據(jù)單元?？湛?Air Interface)中的OFDM信號帶有循環(huán)前綴時，CP去除模塊去除天線1、 天線2、天線3和天線4接收到的數(shù)據(jù)中的循環(huán)前綴。可以理解，該模塊并不是必須的當(dāng) OFDM信號在發(fā)送時未經(jīng)過插入CP處理時，該CP去除模塊可以省去。首先，緩存器中沒有存儲任何數(shù)據(jù)，如圖3中的時序1所示。令該狀態(tài)為空閑，如 圖4所示。在第一幀開始時，四根天線分別接收到第一幀的第一部分。串并轉(zhuǎn)換模塊將并行 的對應(yīng)于四根天線的數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)。具體的，對于第一幀的第一部分，天線1、天線 2、天線3和天線4所分別接收的數(shù)據(jù)記為1-1-1，2-1-1，3-1-1和4-1-1。并串轉(zhuǎn)換模塊將 其轉(zhuǎn)換為速率為串行數(shù)據(jù)，格式為[1-1_1，2-1-1，3-1-1，4-1-1，填充字段]。四根天線所接 收的數(shù)據(jù)的速率為30. 72X4 = 122. 88MHz。之后，接收機按第一預(yù)定規(guī)則將各天線所接收的第一幀的第一部分存儲在緩存器 中。具體的，該第一預(yù)定規(guī)則為將該些數(shù)據(jù)存儲在緩存器中對于第一部分的緩存塊中，并 且，該緩存塊中按輸出天線順序連續(xù)地四個天線接收的數(shù)據(jù)，天線1接收的數(shù)據(jù)存儲在第0 號緩存單元，其余每個天線接收的數(shù)據(jù)的緩存地址比前一個天線的數(shù)據(jù)多1。這種地址管 理方式是十分輕量化的，在實際應(yīng)用中，寫地址產(chǎn)生模塊可以以wr_addr: = wr_addr+l (即 以1為步長遞增)的方式生成對于各天線的在緩存器中緩存單元的寫地址，邏輯資源的開 銷很小。如圖3所示，在時序1中，天線1、天線2、天線3和天線4所分別接收的數(shù)據(jù)連續(xù) 地存儲在第0、第1、第2和第3號緩存單元中。令該狀態(tài)為Si，如圖4所示。在本實施例 中，一個緩存單元可以存儲一幀的512個數(shù)據(jù)單元，在其他情況下，需要數(shù)個緩存單元才能 存儲一幀的512個數(shù)據(jù)單元時，對本實施例的存儲方案進(jìn)行延展即可，這同樣處于本發(fā)明 的權(quán)利要求的保護(hù)范圍之內(nèi)。接著，類似地，接收機將四根天線接收的第一幀的第二部分進(jìn)行并串轉(zhuǎn)換后，存儲 在緩存器中對應(yīng)于第二部分的緩存塊中，該緩存塊與對應(yīng)于第一部分的緩存塊連續(xù)。天線 1接收的數(shù)據(jù)存儲在第4號緩存單元，其余每個天線接收的數(shù)據(jù)的緩存地址比前一個天線的數(shù)據(jù)多1。寫地址產(chǎn)生模塊可以在第一部分已存儲的基礎(chǔ)上(wr_addr = 3)，繼續(xù)以 addr: = wr_addr+l生成寫地址。如圖3所示，在時序2中，天線1、天線2、天線3和天線4 所分別接收的數(shù)據(jù)連續(xù)地存儲在第4、第5、第6和第7號緩存單元中。令該狀態(tài)為S2，如圖 4所示。接著，類似地，接收機將四根天線接收的第一幀的第三部分進(jìn)行并串轉(zhuǎn)換后，存儲 在緩存器中對應(yīng)于第三部分的緩存塊中，該緩存塊與對應(yīng)于第二部分的緩存塊連續(xù)。天線 1接收的數(shù)據(jù)存儲在第8號緩存單元，其余每個天線接收的數(shù)據(jù)的緩存地址比前一個天線 的數(shù)據(jù)多1。寫地址產(chǎn)生模塊可以在第一部分已存儲的基礎(chǔ)上(wr_addr = 7)，繼續(xù)以 addr: =wr_addr+l生成寫地址。如圖3所示，在時序3中，天線1、天線2、天線3和天線4 所分別接收的數(shù)據(jù)連續(xù)地存儲在第8、第9、第10和第11號緩存單元中。令該狀態(tài)為S3，如 圖4所示。接著，接收機接收到第一幀的第四部分，也就是最后一個部分的數(shù)據(jù)后，第一幀結(jié) 束。接收機輸出天線1所接收的第一幀的完整的數(shù)據(jù)輸出給頻移模塊，并將其他天線所接 收的第四部分的數(shù)據(jù)按第一預(yù)定規(guī)則存儲在緩存器中。具體的，寫地址產(chǎn)生模塊產(chǎn)生寫地 址rcLaddr = 0讀取天線1接收的第一部分的數(shù)據(jù)，該數(shù)據(jù)被按照該地址讀取出來后提供 給頻移模塊。接著，寫地址產(chǎn)生模塊以rd_addr: = rd_addr+4(即以4為步長遞增)依次 產(chǎn)生用于讀取天線1接收的第二部分和第三部分的數(shù)據(jù)的地址，該兩部分的數(shù)據(jù)被讀取出 來后提供給頻移模塊。數(shù)據(jù)輸出的速率是184. 32MHz。并且，接收機將第一天線接收到第一 幀的第四部分提供給頻移模塊。如圖3中的時序4所示。令該狀態(tài)為S4，如圖4所示。頻移模塊對天線1接收到的第一幀的完整數(shù)據(jù)進(jìn)行頻移處理后，將其提供給FFT 模塊。可以理解，本實施例中僅使用一個頻移模塊分別對四根天線的數(shù)據(jù)進(jìn)行處理，與現(xiàn)有 技術(shù)中使用多個頻移模塊分別處理各根天線的數(shù)據(jù)相比，節(jié)省了數(shù)個頻移模塊，降低了接 收機的成本。FFT模塊對經(jīng)頻移處理后的天線1接收到的第一幀的完整數(shù)據(jù)進(jìn)行2048點的快速 傅立葉變換處理。而后，該數(shù)據(jù)被幀生成模塊合成為幀，并輸出。輸出的數(shù)據(jù)幀可以被通過 SRIO (Serial RapidIO)輸出給接收機的DSP模塊，進(jìn)行信道估計或信道均衡等操作。在頻移模塊處理完畢天線1所接收的第一幀的完整數(shù)據(jù)之后，接收機將天線2所 接收的第一幀的完整的數(shù)據(jù)從緩存器中以rd_addr = 1，以及rd_addr: = rd_addr+4的方 式讀出，并提供給頻移模塊。并且，在天線2的數(shù)據(jù)處理完畢后，接收機以rcLaddr = 2,rd_ addr: = rd_addr+4方式將天線3所接收的第一幀的數(shù)據(jù)從緩存器中讀出，提供給頻移模 塊。而在另一方面，在第一幀結(jié)束后，第二幀開始。對于第二幀的第一部分，天線1、天 線2、天線3和天線4所分別接收的數(shù)據(jù)記為1-2-1，2-2-1，3-2-1和4-2-1。并串轉(zhuǎn)換模塊 將其轉(zhuǎn)換為串行數(shù)據(jù)。四根天線的數(shù)據(jù)的速率為122.88MHz?？梢钥闯觯瑪?shù)據(jù)讀出的速率和數(shù)據(jù)輸入的速率之比為6 4。則在天線接收完畢第 二幀的第一部分時，接收機應(yīng)已經(jīng)讀出了緩存器中天線2所接收的第一幀的完整的數(shù)據(jù)， 以及天線3所接收的第一幀的前一半的數(shù)據(jù)，如圖4中時序5所示。接收機按第二預(yù)定規(guī) 則將各天線所接收的第二幀的第一部分存儲在緩存器中。具體的，該第二預(yù)定規(guī)則為基于四根天線各自的緩存塊，將各天線接收的第二幀的第一部分存儲在該天線的緩存塊的第一 個位置。四根天線各自的緩存塊的大小與一幀數(shù)據(jù)對應(yīng)，并且四根天線的緩存塊按照輸出 天線順序，即天線1-天線2-天線3-天線4連續(xù)排列。其中，天線1所接收的第二幀的第 一部分存儲在wr_addr = 0位置的緩存單元中，接下來各數(shù)據(jù)依次存儲在wr_addr = wr_ addr+4位置的緩存單元中。這種地址管理方式是十分輕量化的。各天線所接收的第二幀的 第一部分的數(shù)據(jù)在緩存器中的存儲位置如圖3中時序5里的方向左下的劃線塊所表示。令 該狀態(tài)為S5，如圖4所示。接收機繼續(xù)讀取天線3所接收的第一幀的后一半的數(shù)據(jù)，并提供給頻移模塊。在 頻移模塊處理完畢天線3所接收的第一幀的完整數(shù)據(jù)之后，接收機將天線4所接收的第一 幀的完整的數(shù)據(jù)從緩存器中以rd_addr = 3，以及rd_addr = rd_addr+4的方式讀出，并提 供給頻移模塊。讀取完畢后，四根天線正好接收第二幀的第二部分。天線1、天線2、天線3和天線 4分別接收的數(shù)據(jù)記為1-2-2，2-2-2，3-2-2和4-2-2。接收機將各天線接收的第二幀的第 二部分分別存儲在各天線的緩存塊的第二個位置。其中，天線1所接收的第二幀的第二部 分存儲在wr_addr = 1位置的緩存單元中，接下來各數(shù)據(jù)依次存儲在wr_addr = wr_addr+4 位置的緩存單元中。如圖3中時序6里的方向左下的劃線塊所表示。令該狀態(tài)為S6，如圖 4所示。之后，四根天線接收第二幀的第三部分。天線1、天線2、天線3和天線4分別接收 的數(shù)據(jù)記為1-2-3，2-2-3，3-2-3和4-2-3。接收機將各天線接收的第二幀的第三部分分別 存儲在各天線的緩存塊的第三個位置。其中，天線1所接收的第二幀的第三部分存儲在wr_ addr = 2位置的緩存單元中，接下來各數(shù)據(jù)依次存儲在wr_addr = wr_addr+4位置的緩存 單元中。如圖3中時序7里的方向左下的劃線塊所表示。令該狀態(tài)為S7，如圖4所示。接著，接收機接收到第二幀的第四部分，也就是最后一個部分的數(shù)據(jù)后，第二幀結(jié) 束。接收機輸出天線1所接收的第二幀的完整的數(shù)據(jù)輸出給頻移模塊，并將其他天線所接 收的第四部分的數(shù)據(jù)按第二預(yù)定規(guī)則存儲在緩存器中。具體的，寫地址產(chǎn)生模塊產(chǎn)生寫地 址rcLaddr = 0讀取天線1接收的第一部分的數(shù)據(jù)，該數(shù)據(jù)被按照該地址讀取出來后提供 給頻移模塊。接著，寫地址產(chǎn)生模塊以rd_addr: = rd_addr+l依次產(chǎn)生用于讀取天線1接 收的第二幀的第二部分和第三部分的數(shù)據(jù)的地址，該兩部分的數(shù)據(jù)被讀取出來后提供給頻 移模塊。如圖3中時序8所示。數(shù)據(jù)輸出的速率是184. 32MHz。并且，接收機將第一天線接 收到第二幀的第四部分提供給頻移模塊。令該狀態(tài)為S8，如圖4所示。頻移模塊對天線1接收到的第二幀的完整數(shù)據(jù)進(jìn)行頻移處理后，將其提供給FFT 模塊。FFT模塊對經(jīng)頻移處理后的天線1接收到的第二幀的完整數(shù)據(jù)進(jìn)行2048點的快速 傅立葉變換處理。而后，該數(shù)據(jù)被幀生成模塊合成為幀，并輸出。輸出的數(shù)據(jù)幀可以被通過 SRIO (Serial RapidIO)輸出給接收機的DSP模塊，進(jìn)行信道估計或信道均衡等操作。在頻移模塊處理完畢天線1所接收的第二幀的完整數(shù)據(jù)之后，接收機將天線2所 接收的第二幀的完整的數(shù)據(jù)從緩存器中以rd_addr = 4，以及rd_addr: = rd_addr+l的方 式讀出，并提供給頻移模塊。并且，在天線2的數(shù)據(jù)處理完畢后，接收機以rd_addr = 8,rd_addr: =rd_addr+l的方式將天線3所接收的第一幀的數(shù)據(jù)從緩存器中讀出，提供給頻移模 塊。而在另一方面，在第二幀結(jié)束后，第三幀開始。對于第三幀的第一部分，天線1、天 線2、天線3和天線4所分別接收的數(shù)據(jù)記為1-3-1，2-3-1，3-3-1和4-3-1。并串轉(zhuǎn)換模塊 將其轉(zhuǎn)換為串行數(shù)據(jù)。四根天線的數(shù)據(jù)的速率為122.88MHz。可以看出，數(shù)據(jù)讀出的速率和數(shù)據(jù)輸入的速率之比為6 4。則在天線接收完畢第 三幀的第一部分時，接收機應(yīng)已經(jīng)讀出了緩存器中天線2所接收的第二幀的完整的數(shù)據(jù)， 以及天線3所接收的第二幀的前一半的數(shù)據(jù)，如圖3中時序9所示。接收機按第一預(yù)定規(guī) 則將各天線所接收的第三幀的第一部分存儲在緩存器中。具體的，該第一預(yù)定規(guī)則為將該 些數(shù)據(jù)存儲在緩存器中對于第一部分的緩存塊中，并且，該緩存塊中按輸出天線順序連續(xù) 地四個天線接收的數(shù)據(jù)，天線1接收的數(shù)據(jù)存儲在第0號緩存單元，其余每個天線接收的數(shù) 據(jù)的緩存地址比前一個天線的數(shù)據(jù)多1。這種地址管理方式是十分輕量化的，如圖3中時序 9所示，天線1、天線2、天線3和天線4所分別接收的數(shù)據(jù)連續(xù)地存儲在第0、第1、第2和第 3號緩存單元中。令該狀態(tài)為S9，如圖4所示。接收機繼續(xù)讀取天線3所接收的第二幀的后一半的數(shù)據(jù)，并提供給頻移模塊。在 頻移模塊處理完畢天線3所接收的第一幀的完整數(shù)據(jù)之后，接收機將天線4所接收的第二 幀的完整的數(shù)據(jù)從緩存器中以rd_addr = 12，以及rd_addr: = rd_addr+l的方式讀出，并 提供給頻移模塊。如圖4中時序10所表示。讀取完畢后，四根天線正好接收第三幀的第二 部分。天線1、天線2、天線3和天線4分別接收的數(shù)據(jù)記為1-3-2，2-3-2，3-3-2和4_3_2。 如圖4中時序10所表示，接收機將各天線接收的第二幀的第二部分存儲在該該部分對應(yīng)的 存儲塊中。其中，天線1所接收的第二幀的第二部分存儲在wr_addr = 4位置的緩存單元 中，接下來各數(shù)據(jù)依輸出天線的次序存儲在wr_addr = wr_addr+l位置的緩存單元中。該 存儲塊與第三幀的第一部分的存儲塊連續(xù)。值得注意的是，該時序中第三幀在緩存器中的 存儲狀態(tài)和時序2中第一幀的存儲狀態(tài)相同。狀態(tài)機返回狀態(tài)S2，如圖4所示。接著，接收機將四根天線接收的第三幀的第三部分進(jìn)行并串轉(zhuǎn)換后，存儲在緩存 器中對應(yīng)于第三部分的緩存塊中，該緩存塊與對應(yīng)于第二部分的緩存塊連續(xù)。天線1接收 的數(shù)據(jù)存儲在第8號緩存單元，其余每個天線接收的數(shù)據(jù)的緩存地址比前一個天線的數(shù)據(jù) 多1。寫地址產(chǎn)生模塊可以在第一部分已存儲的基礎(chǔ)上，繼續(xù)以wr_addr: = wr_addr+l生 成寫地址。如圖3中的時序11所示。值得注意的是，該時序中第三幀在緩存器中的存儲狀 態(tài)和時序3中第一幀的存儲狀態(tài)相同。狀態(tài)機進(jìn)入狀態(tài)S3，如圖4所示。接著，接收機接收到第三幀的第四部分，也就是最后一個部分的數(shù)據(jù)后，第三幀結(jié) 束。接收機輸出天線1所接收的第三幀的完整的數(shù)據(jù)輸出給頻移模塊，并將其他天線所接 收的第四部分的數(shù)據(jù)按第一預(yù)定規(guī)則存儲在緩存器中。具體的，寫地址產(chǎn)生模塊產(chǎn)生寫地 址rcLaddr = 0讀取天線1接收的第一部分的數(shù)據(jù)，該數(shù)據(jù)被按照該地址讀取出來后提供 給頻移模塊。接著，寫地址產(chǎn)生模塊以rd_addr: = rd_addr+4依次產(chǎn)生用于讀取天線1接 收的第二部分和第三部分的數(shù)據(jù)的地址，該兩部分的數(shù)據(jù)被讀取出來后提供給頻移模塊。 數(shù)據(jù)輸出的速率是184. 32MHz。并且，接收機將第一天線接收到第三幀的第四部分提供給頻 移模塊。如圖3中的時序12所示。值得注意的是，該時序中第三幀在緩存器中的存儲狀態(tài) 和時序4中第一幀的存儲狀態(tài)相同。狀態(tài)機進(jìn)入狀態(tài)S4,如圖4所示。
在頻移模塊處理完畢天線1所接收的第三幀的完整數(shù)據(jù)之后，接收機將天線2所 接收的第三幀的完整的數(shù)據(jù)從緩存器中以rd_addr = 1，以及rd_addr: = rd_addr+4的方 式讀出，并提供給頻移模塊。并且，在天線2的數(shù)據(jù)處理完畢后，接收機以rcLaddr = 2,rd_ addr: = rd_addr+4方式將天線3所接收的第三幀的數(shù)據(jù)從緩存器中讀出，提供給頻移模 塊。而在另一方面，在第三幀結(jié)束后，第四幀開始。對于第四幀的第一部分，天線1、天 線2、天線3和天線4所分別接收的數(shù)據(jù)記為1-4-1，2-4-1，3-4-1和4-4-1。并串轉(zhuǎn)換模塊 將其轉(zhuǎn)換為串行數(shù)據(jù)。四根天線的數(shù)據(jù)的速率為122.88MHz?？梢钥闯?，數(shù)據(jù)讀出的速率和數(shù)據(jù)輸入的速率之比為6 4。則在天線接收完畢 第四幀的第一部分時，接收機應(yīng)已經(jīng)讀出了緩存器中天線2所接收的第三幀的完整的數(shù) 據(jù)，以及天線3所接收的第三幀的前一半的數(shù)據(jù)，如圖4中時序13所示。接收機按第二預(yù) 定規(guī)則將各天線所接收的第二幀的第一部分存儲在緩存器中。具體的，該第二預(yù)定規(guī)則為 基于四根天線各自的緩存塊，將各天線接收的第二幀的第一部分存儲在該天線的緩存塊的 第一個位置。四根天線各自的緩存塊的大小與一幀數(shù)據(jù)對應(yīng)，并且四根天線的緩存塊按照 輸出天線順序，即天線1-天線2-天線3-天線4連續(xù)排列。其中，天線1所接收的第二幀 的第一部分存儲在wr_addr = 0位置的緩存單元中，接下來各數(shù)據(jù)依次存儲在Wr_addr = Wr_addr+4位置的緩存單元中。這種地址管理方式是十分輕量化的。各天線所接收的第二 幀的第一部分的數(shù)據(jù)在緩存器中的存儲位置如圖3中時序13里的方向左下的劃線塊所表 示。值得注意的是，該時序中第四幀在緩存器中的存儲狀態(tài)和時序5中第二幀的存儲狀態(tài) 相同。狀態(tài)機進(jìn)入狀態(tài)S5，如圖4所示。本領(lǐng)域的一般技術(shù)人員可以理解，對于接收機接下來接受的第四幀的剩余部分以 及之后的其他各幀，控制器控制寫地址產(chǎn)生模塊交替地使用第二預(yù)定規(guī)則和第一預(yù)定規(guī)則 生成相應(yīng)的寫地址，而讀地址模塊也交替的基于第二預(yù)定規(guī)則和第一預(yù)定規(guī)則生成讀地 址，緩存器中的存儲狀態(tài)將依以下順序循環(huán) S5->S6->S7->S8->S9->S2->S3->S4->S5->S6->......若在某一幀之后沒有新幀到達(dá)，則緩存器中的存儲狀態(tài)將從S4回到空閑狀態(tài)，或 者從S8回到空閑狀態(tài)?？梢姡诒緦嵤├?，接收機的緩存器只需要大小等于一幀數(shù)據(jù)量的存儲空間，相 對于現(xiàn)有的乒乓緩存機制，節(jié)省了 50%的存儲資源，也節(jié)省了 25%的DSP和14.3%的用于 進(jìn)行地址管理的邏輯寄存器資源。因而，多個扇區(qū)各自的MIMO數(shù)據(jù)的處理功能可以集成在 目前廣泛使用的FPGA器件中，可觀地降低了產(chǎn)品成本。在實際應(yīng)用中，如果輸入的數(shù)據(jù)異常，檢測電路檢測到這一異常后，緩存器會被清 空，存儲狀態(tài)返回空閑。以上實施例以四根天線為例對本發(fā)明進(jìn)行了描述，可以理解，本發(fā)明同樣可以用 于兩根、八根等其他天線數(shù)量的情況。在這些情況下，本領(lǐng)域的一般技術(shù)人員可以將緩存器 按比例縮減或展寬，即可得到本發(fā)明應(yīng)用在這些情況下的技術(shù)方案，本發(fā)明在此不予贅述?？梢岳斫猓陨系谝活A(yù)定規(guī)則和第二預(yù)定規(guī)則可以相互調(diào)換。并且，其他任何規(guī)則 也同樣適用于本發(fā)明，因此處于本發(fā)明的權(quán)利要求的保護(hù)范圍之內(nèi)?？梢岳斫?，本發(fā)明并不限于OFDM的MIMO接收機，而可以用于緩存任何其他多天線接收機的接收數(shù)據(jù)。這些用途都處于本發(fā)明的權(quán)利要求的保護(hù)范圍之內(nèi)。更廣泛地，本發(fā) 明提出的緩存機制可以適用于在其他任何場合，替代乒乓緩存機制，并且減少所需的存儲 空間。盡管在附圖和前述的描述中詳細(xì)闡明和描述了本發(fā)明，應(yīng)認(rèn)為該闡明和描述是說 明性的和示例性的，而不是限制性的；本發(fā)明不限于所上述實施方式。那些本技術(shù)領(lǐng)域的一般技術(shù)人員可以通過研究說明書、公開的內(nèi)容及附圖和所附 的權(quán)利要求書，理解和實施對披露的實施方式的其他改變。在權(quán)利要求中，措詞“包括”不 排除其他的元素和步驟，并且措辭“一個”不排除復(fù)數(shù)。在發(fā)明的實際應(yīng)用中，一個零件可 能執(zhí)行權(quán)利要求中所引用的多個技術(shù)特征的功能。權(quán)利要求中的任何附圖標(biāo)記不應(yīng)理解為 對范圍的限制。
權(quán)利要求
1. 一種在多天線接收機中用于緩存來自多天線的數(shù)據(jù)的方法，所述多天線分別接收該 幀的各部分?jǐn)?shù)據(jù)，該接收機包括一緩存器，其中，該方法包括如下步驟1.將所述多天線在第一幀的最后一個部分之前的部分的數(shù)據(jù)按第一預(yù)定規(guī)則存儲在 所述緩存器中； .在所述多天線接收到所述第一幀的最后一個部分的數(shù)據(jù)后，輸出所述多天線中的 第一天線所接收的所述第一幀的完整的數(shù)據(jù)，并將其他天線所接收的數(shù)據(jù)按第一預(yù)定規(guī)則 存儲在所述緩存器中；iii.按一定天線順序分別輸出所述多天線中除第一天線之外的其他天線所接收的所 述第一幀的完整的數(shù)據(jù)，并且，在所述多天線接收第二幀的數(shù)據(jù)后，將所接收所述第二幀的 最后一個部分之前的部分的數(shù)據(jù)按第二預(yù)定規(guī)則存儲在所述緩存器中；-對于所述第二幀，基于所述第二預(yù)定規(guī)則重復(fù)所述步驟ii和所述步驟iii，并且對于 之后至少一幀，交替地使用所述第一預(yù)定規(guī)則重復(fù)所述步驟iii和所述步驟ii，或使用所 述第二預(yù)定規(guī)則重復(fù)所述步驟iii和所述步驟ii ；其中，所述步驟ii和iii中輸出數(shù)據(jù)的速率大于存儲數(shù)據(jù)的速率。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，所述第一預(yù)定規(guī)則和所述第二預(yù)定規(guī)則 分別為以下兩規(guī)則中的一個和另一個a.在所述緩存器的緩存單元中，對幀的各個部分分別確定一緩存塊，各緩存塊依該部 分的接收時間順序連續(xù)排列，并且，各緩存塊中按輸出天線順序連續(xù)地存儲所述多個天線 接收的各部分的數(shù)據(jù)；b.在所述緩存器的緩存單元中，對各天線分別確定一緩存塊，各緩存塊依輸出天線 順序連續(xù)排列，并且，各緩存塊中依接收時間順序連續(xù)存儲同一天線所接收的各部分的數(shù) 據(jù)；其中，所述規(guī)則a中的各緩存塊和所述規(guī)則b中的各緩存塊在所述緩存器中分別具有 一一對應(yīng)的起始地址和終止地址。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，所述多天線的數(shù)量為4根，一個幀中包括 4個部分，所述規(guī)則a中，各緩存塊在所述緩存器中的起始地址依次間隔4個單位地址，各天線分 別接收的4個部分的數(shù)據(jù)的存儲地址以4個單位地址遞增；所述規(guī)則b中，各緩存塊在所述緩存器中的起始地址依次間隔4個單位地址，各個緩存 塊中，對應(yīng)天線接收的4個部分的數(shù)據(jù)的存儲地址依接收時間以1個單位地址遞增；其中，所述規(guī)則a中的各緩存塊在所述緩存器中的起始地址和終止地址分別與所述規(guī) 則b中的各緩存塊在所述緩存器中的起始地址和終止地址一一相同。
4.根據(jù)權(quán)利要求1至3中任一項所述的方法，其特征在于，所述多天線接收機是OFDM 接收機。
5.一種在多天線OFDM接收機中用于控制緩存來自多天線的數(shù)據(jù)的控制器件，所述接 收機包括一緩存器，其特征在于，該控制器件被配置為執(zhí)行根據(jù)權(quán)利要求4所述的方法，并 包括如下部件寫地址產(chǎn)生模塊，用于按照所述規(guī)則a和所述規(guī)則b，產(chǎn)生在緩存器中存儲所述多天線 接收的各部分的數(shù)據(jù)的存儲地址；讀地址產(chǎn)生模塊，用于按照所述規(guī)則a和所述規(guī)則b，產(chǎn)生從緩存器中按天線讀取各天 線所接收的數(shù)據(jù)的讀取地址，該讀取地址與該數(shù)據(jù)被存儲的存儲地址相對應(yīng)。
6.一種多天線OFDM接收機，包括如下部件-并串轉(zhuǎn)換模塊，與多天線相連，用于將所述多天線并行接收的數(shù)據(jù)轉(zhuǎn)換為串行的數(shù)據(jù)；-緩存器，用于存儲所述多天線接收的數(shù)據(jù)；-根據(jù)權(quán)利要求5所述的控制器件，用于控制將所述多天線接收的數(shù)據(jù)按照所述預(yù)定 規(guī)則存儲在所述緩存器中，和控制按天線分別輸出各天線接收的數(shù)據(jù)； -頻移模塊，用于對輸出的各天線分別接收的數(shù)據(jù)進(jìn)行頻移；-快速傅立葉變換模塊，用于對經(jīng)過頻移的各天線分別接收的數(shù)據(jù)進(jìn)行快速傅立葉變換；-幀生成模塊，用于將經(jīng)快速傅立葉變換的各天線分別接收的數(shù)據(jù)合并為幀。
7.根據(jù)權(quán)利要求6所述的多天線OFDM接收機，其特征在于，所述多天線所接收的數(shù)據(jù) 帶有循環(huán)前綴，該接收機還包括如下部件-循環(huán)前綴去除模塊，用于在所述多天線接收的數(shù)據(jù)被存儲之前，去除所述多天線接收 的數(shù)據(jù)的循環(huán)前綴。
全文摘要
為了解決現(xiàn)有的多天線接收機中使用乒乓緩存機制所需的存儲空間大的缺點，本發(fā)明提出了多天線接收機中用于緩存數(shù)據(jù)的方法及相應(yīng)器件和接收機，該接收機包括一緩存器，多天線分別接收該幀的各部分?jǐn)?shù)據(jù)，本發(fā)明的主要發(fā)明構(gòu)思在于，對于多幀中的任何某一幀，使用一第一預(yù)定規(guī)則將其存儲在該緩存器中，并在接收該幀完畢后輸出，并對于該某一幀之后緊接的某另一幀，使用一第二預(yù)定規(guī)則將其存儲在該緩存器中，并在接收該幀完畢后輸出，其中，輸出的數(shù)據(jù)的速率大于數(shù)據(jù)到來并存儲的速率。本發(fā)明減少了多天線接收機所需要的緩存器大小，接收機只需要使用兩種預(yù)定規(guī)則進(jìn)行數(shù)據(jù)存儲和讀出，緩存器也只具有數(shù)個存儲狀態(tài)，便于邏輯控制。
文檔編號H04B7/26GK102098090SQ200910200398
公開日2011年6月15日 申請日期2009年12月11日 優(yōu)先權(quán)日2009年12月11日
發(fā)明者伏德雨, 彭曦, 王亮, 王敬人, 章苗, 羅彬 申請人:上海貝爾股份有限公司