專利名稱：多路信元時(shí)隙復(fù)用的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域，更具體地，涉及一種多路信元時(shí)隙復(fù)用的裝置和方法。
背景技術(shù)：
現(xiàn)代通訊網(wǎng)絡(luò)中，基于信元(定長(zhǎng)分組數(shù)據(jù))的交換和處理方式變得越來越普遍。
采用信元作為基本數(shù)據(jù)單元的通訊電路具有傳輸效率高、處理簡(jiǎn)單的特點(diǎn)。 基于共享存儲(chǔ)是交換芯片常用的一種結(jié)構(gòu)，其內(nèi)部的多個(gè)輸入輸出端口共用一片
存儲(chǔ)空間，具有存儲(chǔ)器率用高的優(yōu)勢(shì)。 現(xiàn)有的專利文獻(xiàn)包括專利號(hào)為200520078701. 3的中國(guó)專利申請(qǐng)"同步數(shù)字信號(hào)
復(fù)用分解電路"。在該專利中，多路信元的時(shí)隙復(fù)用采用的是先進(jìn)行串并轉(zhuǎn)換，再通過復(fù)用
器進(jìn)行選通的方法。 該方法有如下缺點(diǎn) 1、在輸入輸出時(shí)鐘同步且輸入鏈路上信號(hào)連續(xù)的情況下，該方法要求在各輸入鏈 路上的信元到達(dá)時(shí)間彼此錯(cuò)開，各條鏈路上的信元不能同時(shí)到達(dá)，限制了輸入的靈活性。
2、在信元長(zhǎng)度較大的情況下，復(fù)用器的電路規(guī)模和延時(shí)會(huì)變得很大，增加設(shè)計(jì)的 復(fù)雜度。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問題是提供一種多路信元時(shí)隙復(fù)用的裝置和方法，能夠接收 同時(shí)或隨機(jī)輸入的信元并將其并行輸出，并且采用多個(gè)復(fù)用器和存儲(chǔ)器子模塊來替代單個(gè) 大復(fù)用器，減小了復(fù)用器的規(guī)模和電路設(shè)計(jì)難度。 為解決上述技術(shù)問題，根據(jù)本發(fā)明的一個(gè)方面，提供了一種多路信元時(shí)隙復(fù)用的 裝置，包括輸入存儲(chǔ)模塊，用于對(duì)輸入的信元進(jìn)行緩存并輸出；選通網(wǎng)絡(luò)模塊，用于將來 自輸入存儲(chǔ)模塊的信元進(jìn)行選通輸出；輸出存儲(chǔ)模塊，用于對(duì)來自選通網(wǎng)絡(luò)模塊的信元進(jìn) 行緩存并并行輸出信元；以及控制邏輯模塊，用于在確定有信元輸入至輸入存儲(chǔ)模塊時(shí)向 輸入存儲(chǔ)模塊發(fā)送讀出信號(hào)，并用于以預(yù)定節(jié)拍信號(hào)控制選通輸出，以及用于在確定選通 輸出已完成時(shí)控制輸出存儲(chǔ)模塊將輸入數(shù)據(jù)并行輸出。 其中，輸入存儲(chǔ)模塊包括多個(gè)先入先出FIFO子模塊，用于緩存輸入的多路信元， 其中，當(dāng)有信元輸入時(shí)，F(xiàn)IFO子模塊生成非空狀態(tài)信號(hào)。 其中，控制邏輯模塊包括內(nèi)部控制信號(hào)生成模塊，用于以預(yù)定節(jié)拍信號(hào)控制選通 網(wǎng)絡(luò)模塊；以及輸出控制信號(hào)生成模塊，用于在預(yù)定節(jié)拍信號(hào)的控制下根據(jù)非空狀態(tài)信號(hào) 生成控制輸出存儲(chǔ)模塊將輸入數(shù)據(jù)并行輸出的控制信號(hào)。 其中，選通網(wǎng)絡(luò)模塊包括多個(gè)復(fù)用器，用于在控制邏輯模塊的預(yù)定節(jié)拍信號(hào)的控 制下將輸入的信元選通輸出，并發(fā)送到輸出存儲(chǔ)模塊。 其中，輸出存儲(chǔ)模塊包括多個(gè)隨機(jī)存儲(chǔ)器RAM，用于緩存選通網(wǎng)絡(luò)模塊選通輸出的 信元，并在控制邏輯模塊的控制信號(hào)的控制下并行輸出信元。
根據(jù)本發(fā)明的另一個(gè)方面，提供了一種多路信元時(shí)隙復(fù)用的方法，其特征在于，包括以下步驟輸入存儲(chǔ)模塊接收信元并輸出非空狀態(tài)信號(hào)；控制邏輯模塊在檢測(cè)到非空狀態(tài)信號(hào)后控制輸入存儲(chǔ)模塊輸出信元；在控制邏輯模塊的控制下，選通網(wǎng)絡(luò)模塊內(nèi)部的復(fù)用器順次打開，以按照循環(huán)方式將輸入存儲(chǔ)模塊中的信元分別選通輸出至輸出存儲(chǔ)模塊的各子模塊；以及在確定信元的選通輸出已完成之后，各子模塊在控制邏輯模塊的控制下并行輸出信元。 其中，控制邏輯模塊在檢測(cè)到非空狀態(tài)信號(hào)后控制輸入存儲(chǔ)模塊輸出信元包括將緩存的信元以階梯的方式進(jìn)行輸出。 其中，該方法進(jìn)一步包括控制邏輯生成輸出控制信號(hào)，并根據(jù)輸出控制信號(hào)確定并行輸出的信元是否有效。 其中，輸入存儲(chǔ)模塊中包括多個(gè)先進(jìn)先出FIFO模塊，將緩存的信元以階梯的方式進(jìn)行輸出包括對(duì)于FIFO中的信元，在一個(gè)節(jié)拍周期內(nèi)，同時(shí)將FIF0#0至FIF0#k中的地址
號(hào)分別為n、 n-l、 n-2........n_k且地址號(hào)為非負(fù)整數(shù)的地址中的數(shù)據(jù)向選通網(wǎng)絡(luò)發(fā)送，
若n > j+l，則從0開始循環(huán)變化，其中，k為FIFO的編號(hào)，j+1為FIFO的深度，n為正整數(shù)。
其中，確定信元的選通輸出已完成包括根據(jù)信元的長(zhǎng)度及控制邏輯模塊的控制信號(hào)的頻率來確定選通輸出已完成。 本發(fā)明利用輸入存儲(chǔ)進(jìn)行緩存、采用選通網(wǎng)絡(luò)及輸出存儲(chǔ)共同完成多路信元的時(shí)隙復(fù)用，能夠?qū)崟r(shí)處理任意相對(duì)關(guān)系下多路信元的時(shí)隙復(fù)用，提高了處理靈活性。同時(shí)，采用多個(gè)復(fù)用器和存儲(chǔ)器子模塊來替代單個(gè)大復(fù)用器的方法，減小了復(fù)用器的規(guī)模和電路設(shè)計(jì)難度。 該發(fā)明適于各種長(zhǎng)度的信元，在電路上僅僅對(duì)FIFO的深度以及復(fù)用器和存儲(chǔ)子模塊的數(shù)量進(jìn)行變化，提高了設(shè)計(jì)靈活性。


此處所說明的附圖用來提供對(duì)本發(fā)明的進(jìn)一步理解，構(gòu)成本申請(qǐng)的一部分，本發(fā)
明的示意性實(shí)施例及其說明用于解釋本發(fā)明，并不構(gòu)成對(duì)本發(fā)明的限定。在附圖中 圖1是根據(jù)本發(fā)明的多路信元時(shí)隙復(fù)用的裝置的結(jié)構(gòu)示意圖； 圖2是根據(jù)本發(fā)明的輸入存儲(chǔ)內(nèi)部的結(jié)構(gòu)示意圖； 圖3是根據(jù)本發(fā)明的選通網(wǎng)絡(luò)內(nèi)部的結(jié)構(gòu)示意圖； 圖4是根據(jù)本發(fā)明的輸出存儲(chǔ)內(nèi)部的結(jié)構(gòu)示意圖； 圖5是根據(jù)本發(fā)明的控制邏輯內(nèi)部的結(jié)構(gòu)示意圖； 圖6是根據(jù)本發(fā)明的數(shù)據(jù)傳輸方法的示意圖； 圖7是根據(jù)本發(fā)明的數(shù)據(jù)處理方法的流程圖。
具體實(shí)施例方式
為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
本發(fā)明所述多路時(shí)隙復(fù)用裝置包括以下模塊
輸入存儲(chǔ)，其包括若干個(gè)先入先出子模塊(FIFO)，用以對(duì)每個(gè)鏈路上的輸入數(shù)據(jù)進(jìn)行緩存，并在一定的時(shí)序控制下，將內(nèi)部的數(shù)據(jù)讀出至選通網(wǎng)絡(luò)； 選通網(wǎng)絡(luò)，其包括若干個(gè)復(fù)用器(mux)，用以讀出輸入存儲(chǔ)中的數(shù)據(jù)，并將其傳輸給輸出存儲(chǔ)模塊； 輸出存儲(chǔ)，其包括若干個(gè)存儲(chǔ)子模塊，可以由ram或寄存器構(gòu)成。用以接收選通網(wǎng)絡(luò)中相應(yīng)復(fù)用器輸入的數(shù)據(jù)，并在一定的時(shí)序后將復(fù)用完成的數(shù)據(jù)進(jìn)行輸出；
控制邏輯，用以提供輸入存儲(chǔ)模塊、選通網(wǎng)絡(luò)、輸出存儲(chǔ)模塊的控制信息；
其中，數(shù)據(jù)的流向?yàn)檩斎攵丝?、輸入存?chǔ)、選通網(wǎng)絡(luò)、輸出存儲(chǔ)、輸出端口。
本發(fā)明所述的多路時(shí)隙復(fù)用的方法
步驟A，輸入存儲(chǔ)模塊從輸入端口接收信元 步驟B，輸入存儲(chǔ)模塊內(nèi)的FIFO對(duì)數(shù)據(jù)進(jìn)行緩存，并給出FIFO非空指示. 步驟C，控制邏輯對(duì)0 k號(hào)FIFO內(nèi)的數(shù)據(jù)進(jìn)行輪詢，若該FIFO為非空就讀出其
內(nèi)部數(shù)據(jù)，若為空則不進(jìn)行數(shù)據(jù)讀出。 步驟D，選通網(wǎng)絡(luò)內(nèi)部的復(fù)用器按照0 j號(hào)的順序依次打開，每個(gè)復(fù)用器以循環(huán)的方式將0 k號(hào)FIFO內(nèi)的數(shù)據(jù)分別發(fā)往對(duì)應(yīng)的輸出存儲(chǔ)子模塊。 步驟E，輸出存儲(chǔ)模塊內(nèi)的存儲(chǔ)子模塊對(duì)數(shù)據(jù)進(jìn)行暫存，在控制邏輯計(jì)數(shù)器的控制下，循環(huán)地將所有存儲(chǔ)子模塊內(nèi)0 j號(hào)地址內(nèi)的數(shù)據(jù)輸出，完成多個(gè)通道信元的時(shí)隙復(fù)用。 下面結(jié)合附圖對(duì)技術(shù)方案的實(shí)施作進(jìn)一步的詳細(xì)描述
如圖1所示，本發(fā)明的信元復(fù)用的裝置包括 輸入存儲(chǔ)101，內(nèi)部包括若干個(gè)FIFO，對(duì)輸入的信元進(jìn)行緩存，并在一定的時(shí)序控制下，將FIFO內(nèi)的數(shù)據(jù)輸出給選通網(wǎng)絡(luò)。 選通網(wǎng)絡(luò)102，內(nèi)部包括若干個(gè)復(fù)用器mux，在一定的時(shí)序控制下，對(duì)輸入存儲(chǔ)101讀出的數(shù)據(jù)進(jìn)行選通輸出。 輸出存儲(chǔ)103，內(nèi)部包括若干個(gè)RAM及寄存器，對(duì)輸入的數(shù)據(jù)進(jìn)行緩存，在輸出時(shí)刻到來之后，將RAM內(nèi)時(shí)隙復(fù)用完成的數(shù)據(jù)進(jìn)行輸出。 控制邏輯104，輸出節(jié)拍控制信號(hào)；同時(shí)對(duì)輸入存儲(chǔ)101中的FIFO狀態(tài)進(jìn)行采樣，生成輸出控制信號(hào)。 如圖2所示，輸入存儲(chǔ)101內(nèi)部由若干個(gè)FIFO構(gòu)成，每個(gè)FIFO的深度為l個(gè)信元的長(zhǎng)度，且輸入端與整個(gè)裝置的輸入相連。FIFO在接收到有數(shù)據(jù)進(jìn)行輸入后，將非空指示信號(hào)置位。在對(duì)FIFO進(jìn)行數(shù)據(jù)讀出時(shí)，控制邏輯通過節(jié)拍控制信號(hào)按照0 k的順序依次對(duì)FIFO的非空指示信號(hào)進(jìn)行查詢，將非空指示信號(hào)提供給控制邏輯104。
如圖3所示，選通網(wǎng)絡(luò)102內(nèi)部由若干個(gè)mux構(gòu)成，每個(gè)mux的輸入端個(gè)數(shù)與輸入存儲(chǔ)101中的FIFO數(shù)量相同，mux的數(shù)量和輸入存儲(chǔ)101中的FIFO深度相同。在對(duì)mux進(jìn)行控制時(shí)，控制邏輯通過節(jié)拍控制信號(hào)按照0 j的順序依次啟動(dòng)mux。每個(gè)mux在啟動(dòng)之后按0 K的順序依次對(duì)輸入信號(hào)進(jìn)行選通輸出。 如圖4所示，輸出存儲(chǔ)103由若干個(gè)RAM組成和寄存器組成，每個(gè)RAM的輸入端與選通網(wǎng)絡(luò)相連，而所有RAM的輸出端綁定在一起，構(gòu)成了信元復(fù)用的裝置的輸出。每個(gè)RAM的個(gè)數(shù)與信元的長(zhǎng)度相同，深度與輸入存儲(chǔ)101的輸入端口數(shù)相同。在接受選通網(wǎng)絡(luò)的數(shù)據(jù)后，0# j#RAM由控制邏輯在一定的時(shí)間之后將其內(nèi)部的數(shù)據(jù)一起進(jìn)行輸出，完成時(shí)隙復(fù)用。 如圖5所示，控制邏輯104由內(nèi)部控制信號(hào)生成501和輸出控制信號(hào)生成502模塊組成。內(nèi)部控制信號(hào)生成模塊包含計(jì)數(shù)器和一些控制電路，用于產(chǎn)生節(jié)拍控制信號(hào)，輸出到輸入存儲(chǔ)101、選通網(wǎng)絡(luò)102和輸出存儲(chǔ)103，對(duì)這3個(gè)模塊進(jìn)行控制。輸出控制信號(hào)生成模塊502在內(nèi)部控制信號(hào)生成501所產(chǎn)生的節(jié)拍信號(hào)控制下，將輸入存儲(chǔ)101中的FIFO非空狀態(tài)進(jìn)行選通輸出，生成輸出控制信號(hào)。 本發(fā)明多路信元時(shí)隙復(fù)用裝置的數(shù)據(jù)傳輸方法如圖6所示，上電復(fù)位之后的起始time slot_0時(shí)刻，將FIFO#0上的第0號(hào)地址上的數(shù)據(jù)讀出后，存儲(chǔ)到ram#0上的第0號(hào)地址中；在time slot_l時(shí)刻，將FIFO#0上的第1號(hào)地址及FIF0#1上的第0個(gè)地址上的兩個(gè)數(shù)據(jù)讀出，存儲(chǔ)到ram#l上的第0號(hào)地址及ram#0上的第1號(hào)地址中；在time slot_j之后，每個(gè)時(shí)鐘周期內(nèi)每個(gè)FIFO中都將讀出數(shù)據(jù)，其中FIFOto中第n號(hào)地址中的數(shù)據(jù)將存儲(chǔ)到ram#n (n《j)中第m號(hào)地址中。 如圖7所示，對(duì)于進(jìn)入本發(fā)明多路信元時(shí)隙復(fù)用裝置的信元數(shù)據(jù)，其處理流程如下 步驟l，輸入存儲(chǔ)101中的FIFO接收輸入的信元數(shù)據(jù)。 步驟2，輸入存儲(chǔ)101中的FIFO對(duì)信元進(jìn)行緩存，并等待讀出信號(hào)。 步驟3，輸入存儲(chǔ)101中的FIFO接收到讀出信號(hào)，將數(shù)據(jù)輸出給選通網(wǎng)絡(luò)102。 步驟4，選通網(wǎng)絡(luò)內(nèi)的復(fù)用器在控制邏輯104的節(jié)拍信號(hào)的控制下，將接收到的信
號(hào)進(jìn)行選通輸出，送往輸出存儲(chǔ)103。 步驟5，輸出存儲(chǔ)103接收選通網(wǎng)絡(luò)內(nèi)的數(shù)據(jù)，并進(jìn)行緩存。 步驟6，對(duì)輸出時(shí)間進(jìn)行判斷，若已達(dá)到，則將輸出存儲(chǔ)103內(nèi)的數(shù)據(jù)進(jìn)行輸出。 步驟7，對(duì)時(shí)隙復(fù)用完成后的信元進(jìn)行輸出。 以上所述僅為本發(fā)明的優(yōu)選實(shí)施例而已，并不用于限制本發(fā)明，對(duì)于本領(lǐng)域的技術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
一種多路信元時(shí)隙復(fù)用的裝置，其特征在于，包括輸入存儲(chǔ)模塊，用于對(duì)輸入的信元進(jìn)行緩存并輸出；選通網(wǎng)絡(luò)模塊，用于將來自所述輸入存儲(chǔ)模塊的所述信元進(jìn)行選通輸出；輸出存儲(chǔ)模塊，用于對(duì)來自所述選通網(wǎng)絡(luò)模塊的所述信元進(jìn)行緩存并并行輸出所述信元；以及控制邏輯模塊，用于在確定有信元輸入至所述輸入存儲(chǔ)模塊時(shí)向所述輸入存儲(chǔ)模塊發(fā)送讀出信號(hào)，并用于以預(yù)定節(jié)拍信號(hào)控制所述選通輸出，以及用于在確定所述選通輸出已完成時(shí)控制所述輸出存儲(chǔ)模塊將所述輸入數(shù)據(jù)并行輸出。
2. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述輸入存儲(chǔ)模塊包括多個(gè)先入先出 FIFO子模塊，用于緩存輸入的多路信元，其中，當(dāng)有信元輸入時(shí)，所述FIFO子模塊生成非空狀態(tài)信號(hào)。
3. 根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述控制邏輯模塊包括 內(nèi)部控制信號(hào)生成模塊，用于以所述預(yù)定節(jié)拍信號(hào)控制所述選通網(wǎng)絡(luò)模塊；以及 輸出控制信號(hào)生成模塊，用于在所述預(yù)定節(jié)拍信號(hào)的控制下根據(jù)所述非空狀態(tài)信號(hào)生成控制所述輸出存儲(chǔ)模塊將所述輸入數(shù)據(jù)并行輸出的控制信號(hào)。
4. 根據(jù)權(quán)利要求3所述的裝置，其特征在于，所述選通網(wǎng)絡(luò)模塊包括多個(gè)復(fù)用器，用于 在所述控制邏輯模塊的所述預(yù)定節(jié)拍信號(hào)的控制下將輸入的所述信元選通輸出，并發(fā)送到 所述輸出存儲(chǔ)模塊。
5. 根據(jù)權(quán)利要求1所述的裝置，其特征在于，所述輸出存儲(chǔ)模塊包括多個(gè)隨機(jī)存儲(chǔ)器 RAM，用于緩存所述選通網(wǎng)絡(luò)模塊選通輸出的所述信元，并在所述控制邏輯模塊的所述控制 信號(hào)的控制下并行輸出所述信元。
6. —種多路信元時(shí)隙復(fù)用的方法，其特征在于，包括以下步驟輸入存儲(chǔ)模塊接收信 元并輸出非空狀態(tài)信號(hào)；控制邏輯模塊在檢測(cè)到所述非空狀態(tài)信號(hào)后控制所述輸入存儲(chǔ)模塊輸出所述信元； 在所述控制邏輯模塊的控制下，選通網(wǎng)絡(luò)模塊內(nèi)部的復(fù)用器順次打開，以按照循環(huán)方式將所述輸入存儲(chǔ)模塊中的信元分別選通輸出至輸出存儲(chǔ)模塊的各子模塊；以及在確定所述信元的選通輸出已完成之后，所述各子模塊在所述控制邏輯模塊的控制下并行輸出所述信元。
7. 根據(jù)權(quán)利要求6所述的方法，其特征在于，控制邏輯模塊在檢測(cè)到所述非空狀態(tài)信 號(hào)后控制所述輸入存儲(chǔ)模塊輸出所述信元包括將緩存的所述信元以階梯的方式進(jìn)行輸出。
8. 根據(jù)權(quán)利要求6所述的方法，其特征在于，該方法進(jìn)一步包括所述控制邏輯生成輸 出控制信號(hào)，并根據(jù)所述輸出控制信號(hào)確定并行輸出的所述信元是否有效。
9. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述輸入存儲(chǔ)模塊中包括多個(gè)先進(jìn)先出 FIFO模塊，將緩存的所述信元以階梯的方式進(jìn)行輸出包括對(duì)于FIFO中的信元，在一個(gè)節(jié)拍周期內(nèi)，同時(shí)將FIF0#0至FIF0#k中的地址號(hào)分別為 n、n-l、n-2、……、n_k且地址號(hào)為非負(fù)整數(shù)的地址中的數(shù)據(jù)向選通網(wǎng)絡(luò)發(fā)送，若n > j+l， 則從0開始循環(huán)變化，其中，k為FIFO的編號(hào)，j+l為FIFO的深度，n為正整數(shù)。
10. 根據(jù)權(quán)利要求6所述的方法，其特征在于，所述確定所述信元的選通輸出已完成包括根據(jù)所述信元的長(zhǎng)度及控制邏輯模塊的控制信號(hào)的頻率來確定所述選通輸出已完成。
全文摘要
本發(fā)明公開了一種多路信元時(shí)隙復(fù)用的裝置和方法。所述裝置包括輸入存儲(chǔ)模塊，用于對(duì)輸入的信元進(jìn)行緩存并輸出；選通網(wǎng)絡(luò)模塊，用于將來自輸入存儲(chǔ)模塊的信元進(jìn)行選通輸出；輸出存儲(chǔ)模塊，用于對(duì)來自選通網(wǎng)絡(luò)模塊的信元進(jìn)行緩存并并行輸出信元；以及控制邏輯模塊，用于在確定有信元輸入至輸入存儲(chǔ)模塊時(shí)向輸入存儲(chǔ)模塊發(fā)送讀出信號(hào)，并用于以預(yù)定節(jié)拍信號(hào)控制選通輸出，以及用于在確定選通輸出已完成時(shí)控制輸出存儲(chǔ)模塊將輸入數(shù)據(jù)并行輸出。利用本發(fā)明的方案，能夠接收同時(shí)或隨機(jī)輸入的信元并將其并行輸出，并且采用多個(gè)復(fù)用器和存儲(chǔ)器子模塊來替代單個(gè)大復(fù)用器，減小了復(fù)用器的規(guī)模和電路設(shè)計(jì)難度。
文檔編號(hào)H04L12/54GK101741720SQ20091020969
公開日2010年6月16日 申請(qǐng)日期2009年11月6日 優(yōu)先權(quán)日2009年11月6日
發(fā)明者孫明施, 廖智勇, 曾敏, 歐陽帆 申請(qǐng)人:中興通訊股份有限公司